前回はトランジスタを蛇口にたとえました。ところがこの蛇口の取っ手は水に触れていません。ゲートとチャネルの間には電気を通さない絶縁膜が挟まっていて、ゲートはその向こうへ電界だけを及ぼします。
触れてもいないのに、どうやって道を開くのでしょうか。今回はその原理を扱います。そしてゲート・チャネル・電極を積む順番によって分かれる四つの素子構造を見ていきます。
本文の計算に登場する条件値（厚さ・電圧・誘電率など）は、計算がどのように行われるかを示すための例であり、素子構造も公開文献が記述する一般的な形です。
ゲートはコンデンサの片方の極板である
ゲート・絶縁膜・半導体が上下に積まれた構造を横から見ると、これはコンデンサ（capacitor）です。金属（Metal）–酸化膜（Oxide）–半導体（Semiconductor）を順に積んでいることから、MOS構造と呼ばれます。
コンデンサの性質は一つに要約されます——片方の極板に電荷を押し込むと、反対側の極板に同じ大きさの逆の電荷が集まります。ゲートに正の電圧をかけて正電荷を満たすと、絶縁膜の反対側の半導体表面に電子が引き寄せられて集まります。その集まった電子こそがチャネルです。
どれだけ集まるかは計算できます。面積 1 cm² あたりの容量、すなわち単位面積ゲート容量は
Ci = ε₀ × εr ÷ t
です。ε₀ は真空の誘電率 8.854 × 10⁻¹² F/m、εr は絶縁膜の比誘電率、t は絶縁膜の厚さです。比誘電率 3.9 の絶縁膜を 100 nm の厚さで敷いたとすると（計算を示すための例の値です）
Ci = 3.9 × 8.854 × 10⁻¹² F/m ÷ (100 × 10⁻⁹ m) = 3.45 × 10⁻⁴ F/m²
1 m² は 10⁴ cm² なので、cm² 単位に直すと3.45 × 10⁻⁸ F/cm²、つまり約 34.5 nF/cm²です。
ここに電圧をかけると集まる電荷はQ = Ci × Vです。ゲート電圧がしきい値電圧より 10 V 高いとすると
Q = 34.5 nF/cm² × 10 V = 345 nC/cm² = 3.45 × 10⁻⁷ C/cm²
電子一個の電荷量は 1.602 × 10⁻¹⁹ C なので、割れば面積 1 cm² あたりに集まった電子の個数が出ます。
3.45 × 10⁻⁷ ÷ 1.602 × 10⁻¹⁹ ≈ 2.2 × 10¹² 個/cm²
1 平方センチメートルに2兆個の電子が、絶縁膜のすぐ下に薄い層として敷き詰められるという意味です。この層の厚さはナノメートル程度なので、トランジスタで実際に電流が流れる道はチャネル材料の全体ではなく、絶縁膜に接した表面の数ナノメートルだけです。
なぜしきい値電圧があるのか
ゲート電圧を 0 から少しずつ上げても、電流がすぐに比例して増えるわけではありません。ある電圧を超えてはじめて電流がまともに流れ始め、その電圧をしきい値電圧（threshold voltage、Vth）と呼びます。
理由は最初に集まった電子が捕まってしまうからです。薄膜半導体は原子の並びが乱れているため、結合に加われず余った手（未結合手、dangling bond）や、並びの揺らぎが作った場所があちこちにあります。これらの場所はエネルギー的に窪んだ水たまりのようなもので、引き寄せられた電子はまずここに落ちます。水たまりがある程度満たされるまでは、いくら電子を呼んでも電流にはつながりません。
Powell が 1989 年にIEEE Trans. Electron Devicesに発表した a-Si TFT 物理の論文は、この関係を正確に分けて説明しています——バンドギャップの深いところにある深い準位（大部分はシリコンの未結合手）がしきい値電圧を決め、伝導帯の端に尾のように続くテール準位が電界効果移動度を決めるということです。
水たまりが深く多ければしきい値電圧は高くなり、端の尾が長ければ電子は何度も捕まって遅くなります。同じ欠陥が二つの異なる性能指標として現れるという意味で、これはこのシリーズ第2部で材料を比較するときに繰り返し戻ってくる視点です。
絶縁膜を薄く、あるいは誘電率を高く
先ほどの式 Ci = ε₀εr/t をもう一度見ると、ゲートの力を強める方法は二つしかないことがわかります。厚さ t を減らすか、比誘電率 εr を大きくするかです。
ウィキペディア「Relative permittivity」の記事に載っている値では、二酸化ケイ素の比誘電率は3.9、窒化ケイ素は7~8（多結晶、1 MHz）です。同じ厚さなら、窒化ケイ素は酸化ケイ素より約 1.8~2 倍多くの電子を同じ電圧で集めます。先ほどの計算を比誘電率 7 でやり直すと
Ci = 7 × 8.854 × 10⁻¹² ÷ (100 × 10⁻⁹) = 6.20 × 10⁻⁴ F/m² = 62.0 nF/cm²
となり、同じ 10 V で集まる電子は約 3.9 × 10¹² 個/cm² に増えます。
厚さを減らす側も原理は同じですが、代償が伴います。薄いほど絶縁膜が耐えられる電圧は低くなり、薄い膜に穴や異物が一つあるだけでゲートとチャネルが直接つながって素子が死にます。広いガラス一枚に数千万個を作る状況では、一個の性能よりも全体が成功する割合が設計を支配します。
四つの構造——積む順番の問題
TFT は層を積んで作ります。すると自然に二つの問いが生まれます。
- ゲートをチャネルより先に敷くか、後から覆うか——ボトムゲート（bottom-gate）vs トップゲート（top-gate）
- ソース・ドレイン電極をチャネルのどちら側に付けるか——チャネルの下（bottom-contact）vs チャネルの上（top-contact）
二つの問いの組み合わせが四通りです。Kamiya・Nomura・Hosono の 2010 年のレビューはこの組み合わせを素子構造分類の軸とし、二つの名前を併用しています。
- コプレーナ（coplanar）——ソース・ドレインがチャネル層と同じ平面に置かれた構造。ゲートから見て電極とチャネルが同じ側にあります。
- スタガード（staggered）——ソース・ドレインとゲートがチャネルを挟んで互いに反対側に置かれた構造。層がずれているという意味です。
これにゲートが上か下かを付ければ四つの名前が完成します——トップゲート・コプレーナ、トップゲート・スタガード、ボトムゲート・コプレーナ、ボトムゲート・スタガードです。ウィキペディア「Thin-film transistor」の記事も「四つの一般的な薄膜トランジスタ構造の断面図」を載せて、この四つの分かれ道を示しています。
構造によって何が変わるかは、電流が実際に通る道をたどると見えてきます。
スタガードでは、ソースから出た電子がチャネルの厚さを横切って絶縁膜近くの伝導層まで上がり、横に流れ、再び厚さを横切ってドレインへ出ていきます。電子が上下に二度渡るぶん、その区間の抵抗が全体の性能に上乗せされます。
コプレーナでは電極と伝導層が同じ平面にあるので、その縦方向の移動がありません。その代わり電極とチャネルが接する面が側面だけなので、接触面積を広げにくいのです。
どちらが無条件に優れているわけではありません。材料ごとに、そして一緒に使う工程ごとに有利な構造が変わるので、四つすべてが生き残りました。
チャネルを守る二つの方法
ボトムゲート・スタガード構造には工程上の問題が一つ隠れています。チャネルを敷き、その上にソース・ドレイン金属を載せてから、二つの電極の間を切り分けなければなりません。ところが金属を削り取る過程で、すぐ下のチャネル表面まで一緒に傷みます。電流が流れる道がよりによってその表面の数ナノメートルだというのにです。
先に引用した Kamiya らの 2010 年のレビューは、これに対する二つの構造を並べて扱っています。
- エッチストッパー型（etch-stopper）——チャネルの上に保護層を先に被せ、その上で金属を削ります。チャネルが直接露出しないので表面が保たれます。その代わり層とマスクが一つずつ増えます。
- チャネルエッチ型（channel-etch）——保護層なしで金属を削りながら、チャネルの一部が一緒に削られることを受け入れます。工程が簡単な代わりに、チャネルの厚さと表面状態を精密に管理しなければなりません。
同じレビューはエッチストッパー型ボトムゲート・スタガード構造で35.8 cm²V⁻¹s⁻¹の移動度が報告された例を載せていますが、この構造がなぜ高い値を出すのかは上の説明で理解できます——電流が通る表面を工程中に触らなかったからです。
まとめると
- ゲートはコンデンサの片方の極板であり、チャネルはその反対側に集まった電子層である。
- 集まる電子の数はCi = ε₀εr/tとQ = CiVで計算される。
- 最初に集まった電子は欠陥の場所に捕まり、その分がしきい値電圧である。
- 構造はゲート上・下 × コプレーナ・スタガードの四通りで、電流が通る道の形が変わる。
- チャネル表面は工程中に傷みやすいため、エッチストッパー型とチャネルエッチ型に分かれた。
次回はこうして作った素子をどう読むかを扱います。伝達特性曲線一枚から、しきい値電圧・サブスレッショルドスイング・移動度・オンオフ比をどう取り出すかです。
参考資料
- T. Kamiya, K. Nomura, H. Hosono, "Present status of amorphous In–Ga–Zn–O thin-film transistors," Sci. Technol. Adv. Mater. 11, 044305 (2010)：トップ・ボトムゲートとトップ・ボトムコンタクトの組み合わせによる構造分類、コプレーナ構造の定義（ソース・ドレインがチャネル層と同じ平面）、エッチストッパー型・チャネルエッチ型構造、エッチストッパー型構造の移動度 35.8 cm²V⁻¹s⁻¹ の報告
- M. J. Powell, "The physics of amorphous-silicon thin-film transistors," IEEE Trans. Electron Devices 36, 2753 (1989)：深い準位（シリコンの未結合手）がしきい値電圧を、伝導帯テール準位が電界効果移動度を決めるという区分
- Relative permittivity — Wikipedia：二酸化ケイ素 3.9、窒化ケイ素 7~8（多結晶、1 MHz）——本文ゲート容量計算の比誘電率の根拠
- Thin-film transistor — Wikipedia：四つの一般的な TFT 構造の断面図の提示
- ※ 上記リストのうち Wikipedia の記事から引用した部分は CC BY-SA 4.0 ライセンスに従います。