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블로그 · 반도체에서 트랜지스터까지

반도체에서 트랜지스터까지 #08 — 채널이 짧아지면 생기는 일

2026년 9월 21일·조회 2·댓글 0

시리즈반도체에서 트랜지스터까지·8 / 9편

앞 편에서 전류식 하나를 세웠습니다. 게이트 전압이 문턱을 넘으면 채널이 생기고, 드레인 전압을 올리면 전류가 늘다가 핀치오프 뒤로는 평평해진다는 식이었습니다.

그 식에는 조용히 깔려 있던 전제가 있습니다. 채널이 충분히 길다는 것입니다. 길다·짧다는 비교할 자가 있어야 성립하는데, 그 자는 소스와 드레인 둘레에 생긴 공핍층의 두께입니다.

위키백과 「Short-channel effect」 문서는 단채널 효과를 채널 길이가 소스·드레인 접합의 공핍층 두께에 견줄 만해진 MOSFET 에서 나타나는 현상으로 정의합니다. 이 편은 그 지점에서 앞 편의 식이 어디부터 어긋나는지를 따라갑니다.

본문의 조건 값은 계산 과정을 보이기 위한 예시이며 특정 회사의 사양이 아닙니다. 인용한 수치는 모두 공개 문헌에서 확인한 값이고 출처를 글 끝에 남깁니다.

채널 길이는 무엇의 길이인가

「채널 길이」라 부르는 값이 실은 셋입니다. 설계 도면에 적어 넣은 그린 길이, 노광과 식각을 거쳐 남은 만들어진 길이, 전류가 느끼는 유효 채널 길이입니다.

셋째가 가장 짧습니다. 소스와 드레인의 불순물이 옆으로 번져 채널을 양쪽에서 갉아먹기 때문입니다. 미국 특허 US6275972B1(MOSFET 채널 길이 추출법)은 이 관계를 Leff = Ldraw − ΔL 로 적습니다.

ΔL 은 눈으로 집어낼 값이 아니라 전기로 잽니다. US6275972B1 명세서에 따르면 전체 저항은 채널 저항과 소스·드레인에 딸린 직렬 저항의 합인데, 앞은 길이에 비례하고 뒤는 길이와 무관합니다. 그래서 그린 길이를 여러 가지로 바꿔 만든 소자들의 전체 저항을 재어 그린 길이에 대해 직선을 긋고, 게이트 전압을 바꿔 가며 여러 개를 그으면 직선들이 한 점에서 만납니다. 그 교점에서는 채널 저항이 사라진 셈이므로, 교점이 ΔL 과 직렬 저항을 함께 알려 줍니다.

설계한 길이·만들어진 길이·유효 채널 길이의 차이와, 전체 저항 직선들의 교점으로 ΔL 을 뽑아내는 방법

포화 곡선은 평평하지 않다 — 채널 길이 변조

앞 편에서 포화 영역의 전류는 드레인 전압과 무관하다고 했습니다. 실제 곡선은 오른쪽으로 갈수록 조금씩 올라갑니다.

위키백과 「Channel length modulation」 문서가 이유를 적습니다. 핀치오프 뒤 채널 끝과 드레인 사이에는 반전되지 않은 구간이 생기는데, 드레인 전압이 오르면 그 지배력이 소스 쪽으로 더 뻗어 이 구간이 넓어지고 채널이 짧아진다는 것입니다. 그리고 저항은 길이에 비례하므로 채널이 짧아지면 저항이 줄어 포화에서도 전류가 드레인 전압과 함께 늘어난다고 덧붙입니다.

얼마나 늘어나는지는 앞 편 식으로 바로 나옵니다. 전류는 W/L 에 비례했고 길이가 분모입니다. 이 글은 유효 길이 1 μm 인 소자에서 핀치오프 지점이 0.05 μm 밀렸다고 가정하고 계산합니다. 남은 채널은 0.95 μm, 전류는 1/0.95 = 약 1.053 배로 5 % 남짓 늘어납니다.

회로 쪽에서는 이 기울기를 전류식에 (1 + λVDS) 항으로 붙입니다. 「Channel length modulation」 문서는 λ 를 채널 길이에 반비례하는 값으로 두고, 65 nm 공정의 맞춤 상수 VE 를 약 4 V/μm 로 들며 λ 가 0 이면 출력 저항이 무한대가 된다고 적습니다. 완전히 평평한 포화 곡선이란 출력 저항이 무한대인 소자를 뜻하는데, 그런 소자는 없습니다.

「Channel length modulation」 문서는 이 효과가 소스–드레인 간격이 짧을수록, 드레인 접합이 깊을수록, 산화막이 두꺼울수록 뚜렷하다고 적습니다. 셋 다 게이트가 채널을 덜 쥐고 있는 조건입니다.

기판 전위가 문턱을 밀어 올린다 — 바디 효과

앞 편의 식은 소스와 기판(바디)이 같은 전위라고 놓았습니다. 위키백과 「Body effect」 문서는 실제 집적회로에서는 소스 전압이 동적으로 변하는 반면 기판은 전체 기준 전위에 묶여 있는 경우가 많다고 적습니다. 둘이 벌어지면 문턱전압이 움직입니다.

메커니즘은 공핍층입니다. 소스–바디 접합이 더 깊은 역방향으로 밀리면 게이트 산화막 아래 공핍층이 넓어지고 드러나는 불순물 이온이 늘어납니다. 게이트가 균형을 맞춰야 할 전하가 늘었으니 반전층을 만들려면 더 큰 전압이 필요합니다. 문턱이 올라갑니다.

Vth = Vth0 + γ ( √(2|φF| + VSB) − √(2|φF|) ),   γ = √(2 εSi q NA) / Cox

이 글은 기판 도핑 1×1017 cm−3, 산화막 두께 10 nm, 온도 300 K, 소스–바디 전압 1 V 를 가정하고 계산합니다. 쓰는 상수는 열전압 25.85 mV, 실리콘 진성 캐리어 농도 9.65×109 cm−3, 비유전율 11.68(실리콘)과 3.9(이산화규소), 진공 유전율 8.854×10−12 F/m 이고 모두 공개 문헌 값입니다.

  • φF = 0.02585 × ln(1×1017 ÷ 9.65×109) = 0.418 V → 2φF = 0.835 V
  • Cox = 3.9 × 8.854×10−12 ÷ 10 nm = 3.45×10−3 F/m2
  • γ = √(2 × 1.034×10−10 × 1.602×10−19 × 1×1023) ÷ 3.45×10−3 = 0.527
  • ΔVth = 0.527 × (√1.835 − √0.835) = 약 0.23 V

기판이 1 V 어긋났을 뿐인데 문턱이 0.23 V 올라갑니다. γ 의 분모가 Cox 이므로 산화막이 얇을수록 γ 가 작아집니다. 「Body effect」 문서는 얇은 산화막이 게이트의 지배력을 키워 바디 변동으로부터 채널을 가려 준다고 설명합니다. 게이트가 세면 다른 단자의 말이 덜 먹힙니다.

채널이 짧아지면 문턱이 내려간다

바디 효과는 채널 길이와 무관합니다. 이제 길이 자체가 문턱을 움직이는 이야기입니다. 앞서 본 「Short-channel effect」 문서는 긴 채널의 문턱전압을 산화막 두께와 기판 도핑 농도만의 함수로 적는데, 채널이 짧아지면 여기에 채널 길이와 소스·드레인 접합 깊이가 변수로 끼어듭니다.

이유는 전하 나눠 갖기(charge sharing) 입니다. 게이트 아래 공핍 전하는 누군가가 받쳐야 합니다. 긴 채널에서는 게이트가 대부분을 받치고 소스·드레인은 멀어서 작은 몫만 거듭니다. 채널이 짧아지면 소스와 드레인이 더 큰 몫을 떠맡습니다.

그러면 게이트가 보탤 몫이 줄어 문턱 조건에 닿는 데 필요한 게이트 전압이 작아집니다. 문턱전압이란 그 조건에 닿는 게이트 전압이므로 문턱전압이 내려갑니다. 이것이 문턱전압 변동(Vth roll-off)입니다. 「Short-channel effect」 문서는 이를 정전기적 완결성 — 게이트가 채널 전위를 얼마나 실효적으로 쥐고 있는가 — 이 낮아진 것이라 부릅니다.

캐리어 쪽에서도 깨진다 — 이동도와 속도

지금까지는 전하와 전위의 이야기였습니다. 전류식에는 캐리어가 얼마나 잘 움직이는가도 들어 있고, 이쪽도 상수가 아닙니다.

이동도 저하

채널은 절연막 바로 아래 계면에 붙은 얇은 반전층이고, 캐리어는 사실상 평면 위에서 움직입니다. 위키백과 「Electron mobility」 문서는 이 준2차원 전자들의 이동도를 제한하는 계면 거칠기 산란을 따로 두고, 고분해능 투과전자현미경 관찰을 근거로 계면이 원자 수준에서 매끈하지 않고 그 위치가 원자층 한두 층만큼 오르내린다고 적습니다. 이 요철이 계면의 에너지 준위를 흔들어 산란을 일으킵니다. 미국 특허 US6548335B1 도 산란의 주된 원인으로 실리콘과 산화막 사이 계면의 거칠기를 지목합니다.

게이트의 세로 방향 전기장은 반전층을 계면 쪽으로 끌어당겨 만듭니다. 게이트 전압을 올릴수록 캐리어는 계면에 더 붙고 그만큼 요철을 자주 겪습니다. 위키백과 「MOSFET」 문서는 결과를 이렇게 적습니다 — 소자가 작아지면 채널 안의 전기장이 세지고 도핑 농도가 올라가는데, 두 변화 모두 캐리어 이동도를 낮추고 따라서 전달컨덕턴스를 낮춘다는 것입니다.

속도 포화

이동도는 「전기장에 비례해 속도가 붙는다」는 비례상수인데, 그 비례가 언제까지나 유지되지는 않습니다. 위키백과 「Saturation velocity」 문서는 어느 높은 전기장부터 캐리어가 더 빨라지지 않는다고 적습니다. 격자와의 상호작용이 늘어 포논을, 에너지가 더 커지면 광자까지 내보내며 에너지를 잃기 때문입니다. 「Saturation velocity」 문서가 싣는 값은 실리콘 약 1×107 cm/s, 갈륨비소 1.2×107 cm/s, 6H 탄화규소 약 2×107 cm/s 이고, 포화가 시작되는 전기장은 대략 10~100 kV/cm 입니다.

전기장은 전압을 거리로 나눈 값입니다. 1 V 를 1 μm 에 걸면 10 kV/cm, 0.2 μm 에 걸면 50 kV/cm 입니다. 채널을 짧게 만드는 일이 곧 전기장을 키우는 일이므로 짧은 채널은 훨씬 낮은 전압에서 이 영역에 들어갑니다. 그 결과가 식의 모양을 바꿉니다. 「MOSFET」 문서는 속도 포화가 지배하면 포화 드레인 전류가 VGS 의 제곱이라기보다 1차에 가까워진다고 적습니다. 앞 편 식의 제곱이 사라지는 것입니다.

앞 편 전류식이 깨지는 두 자리 — 분모의 채널 길이가 드레인 전압에 따라 짧아지는 것과, 속도 포화로 제곱이 1차에 가까워지는 것

드레인이 문을 연다 — DIBL 과 펀치스루

DIBL(Drain-Induced Barrier Lowering, 드레인에 의한 장벽 낮춤) 은 드레인 전압이 높아질 때 문턱전압이 내려가는 현상입니다.

위키백과 「Drain-induced barrier lowering」 문서는 긴 채널에서는 채널이 만들어지는 병목이 드레인에서 충분히 멀어 기판과 게이트에 의해 드레인으로부터 정전기적으로 가려져 있었고, 그래서 문턱전압이 드레인 전압과 무관했다고 적습니다. 짧은 채널에서는 드레인이 채널을 게이트처럼 건드릴 만큼 가까워, 높은 드레인 전압이 병목을 열어 트랜지스터를 미리 켜 버릴 수 있습니다.

메커니즘은 앞 절과 같습니다. 「Drain-induced barrier lowering」 문서가 드는 야우(Yau)의 전하 나눠 갖기 모형에 따르면, 드레인 전압이 오르면 드레인–바디 접합의 공핍 영역이 게이트 아래로 뻗어 드레인이 공핍 전하를 균형 맞추는 부담을 더 떠맡고 게이트의 몫이 줄어듭니다. 그러면 게이트의 전하는 균형을 유지하려 더 많은 캐리어를 채널로 끌어들이고, 이는 문턱전압을 낮춘 것과 같습니다.

앞 절의 문턱전압 변동과 뿌리가 같습니다. 「Short-channel effect」 문서는 둘을 바꾸는 변수로 가릅니다 — 드레인 전압을 고정하고 채널 길이를 줄여 볼 때 보이는 것이 문턱전압 변동, 길이를 고정하고 드레인 전압을 올려 볼 때 보이는 것이 DIBL 입니다.

진행에는 순서가 있습니다. 「DIBL」 문서는 채널이 짧아짐에 따라 문턱 아래 영역에서 처음에는 전류 곡선이 통째로 옆으로 밀리다가, 더 짧아지면 곡선의 기울기 자체가 나빠져 같은 전류 변화에 더 큰 게이트 전압이 들고, 극단적으로 짧아지면 게이트가 소자를 끄는 데 아예 실패한다고 적습니다. 문턱이 어긋난 정도를 넘어 끄는 능력 자체가 무너지는 것입니다.

더 밀리면 다른 이름이 붙습니다. 미국 특허 US5444008A 는 공핍층들이 맞닿으면 전기력선이 기판을 가로질러 드레인에서 소스로 곧장 달리고, 이 상태를 펀치스루라 한다고 적습니다. 그때 흐르는 전류는 게이트가 제어하지 않습니다. DIBL 은 게이트가 쥔 몫이 줄어드는 것이고 펀치스루는 그 몫이 사실상 사라지는 것입니다. 앞은 문턱이 틀어진 트랜지스터이고, 뒤는 더 이상 트랜지스터가 아닙니다.

긴 채널과 짧은 채널에서 게이트 아래 공핍 전하를 누가 받치는가 — 전하 나눠 갖기에서 문턱전압 변동·DIBL·펀치스루로 이어지는 순서

드레인 근처의 강한 전기장 — 충돌 이온화와 핫 캐리어

마지막은 전기장이 세진 자리에서 캐리어가 벌이는 일입니다. 위키백과 「Impact ionization」 문서는 충돌 이온화를 에너지를 가진 캐리어 하나가 다른 캐리어들을 만들며 에너지를 잃는 과정으로 정의합니다. 운동 에너지가 충분한 전자나 정공이 원자가띠에 묶인 전자를 쳐내 전도띠로 올려 보내고 전자–정공 쌍이 생깁니다.

「Impact ionization」 문서는 조건을 분명히 적습니다. 충분히 큰 전기장이 필요하며, 이는 큰 전압을 요구하는 것이지 반드시 큰 전류를 요구하는 것은 아니다라는 것입니다. 전기장이 높은 영역에서 벌어지면 애벌런치 항복으로 이어질 수 있습니다. 드레인 근처가 바로 그 조건입니다 — 채널이 짧을수록 같은 전압이 더 좁은 구간에 걸리기 때문입니다.

여기서 생긴 고에너지 캐리어를 핫 캐리어라 부릅니다. 위키백과 「Hot carrier injection」 문서는 「뜨겁다」가 소자의 실제 온도가 아니라 캐리어 밀도를 모형화할 때 쓰는 유효 온도라고 못 박습니다. 소자는 차가워도 뜨거운 캐리어는 있습니다. 문서는 이산화규소의 전도띠로 들어가려면 전자는 약 3.2 eV, 정공은 4.6 eV 의 운동 에너지가 필요하다고 적습니다.

가속된 캐리어가 에너지를 잃는 길은 두 갈래라고 문서는 적습니다.

  • 기판의 원자와 부딪쳐 차가워진 캐리어 하나와 전자–정공 쌍 하나를 남기는 길 — 앞서 본 충돌 이온화입니다.
  • 계면의 Si–H 결합을 때려 끊는 길 — 계면 상태가 하나 생기고 수소 원자가 기판으로 풀려납니다.

둘째가 남기는 계면 상태가 문제입니다. 「Hot-carrier injection」 문서는 계면 상태가 생기면 문턱전압이 바뀌고 문턱 아래 기울기가 나빠지며, 그 결과 전류가 줄고 집적회로의 동작 주파수가 떨어진다고 적습니다. 이 편은 여기까지입니다 — 왜 일어나는가. 이것이 쌓여 소자의 수명을 정하는 이야기는 「TFT 특성 이상과 신뢰성」 시리즈에서 따로 다룹니다.

정리

  • 채널 길이는 셋입니다 — 그린 길이, 만들어진 길이, 전류가 느끼는 유효 길이. 문헌은 Leff = Ldraw − ΔL 로 적고, ΔL 은 저항 직선들의 교점에서 뽑습니다.
  • 채널 길이 변조 — 포화에서도 드레인 전압이 오르면 채널이 짧아져 저항이 줄고 전류가 늡니다. 1 μm 에서 0.05 μm 가 밀리면 약 5 % 입니다.
  • 바디 효과 — 기판이 소스와 어긋나면 공핍층이 넓어져 문턱이 올라갑니다. 앞의 가정으로는 1 V 어긋남에 약 0.23 V 입니다.
  • 문턱전압 변동·DIBL·펀치스루 — 공핍 전하를 소스·드레인이 나눠 받치며 문턱이 내려갑니다. 길이를 줄여 보면 변동, 드레인 전압을 올려 보면 DIBL, 끝까지 가면 게이트가 제어하지 않는 펀치스루입니다.
  • 이동도 저하와 속도 포화 — 캐리어는 계면 요철에 부딪혀 느려지고, 실리콘에서는 약 1×107 cm/s 에서 멈춥니다. 그러면 포화 전류가 VGS 의 제곱이 아니라 1차에 가까워집니다.

이름이 여럿이었지만 말하는 바는 하나입니다. 앞 편의 식은 게이트가 채널을 혼자 제어한다는 전제 위에 서 있었습니다. 채널이 짧아지면 드레인이, 기판이, 계면이, 그리고 캐리어 자신의 속도 한계가 차례로 끼어듭니다. 단채널 효과란 게이트의 단독 지배가 무너지는 과정에 붙은 여러 개의 이름입니다.

그래도 트랜지스터는 스위치 노릇을 합니다. 다음 편에서는 스위치들을 마주 세워 인버터·NAND·NOR, 곧 논리를 만들어 봅니다.

참고 자료

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