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블로그 · TFT 특성 파라미터

TFT 특성 파라미터 #07 — C-V 측정: 용량으로 계면을 읽는다

2026년 11월 1일·조회 0·댓글 0

시리즈TFT 특성 파라미터·7 / 8편

여기까지 여섯 편은 모두 전류를 재는 이야기였습니다. 드레인 전압을 쓸어 올린 출력 곡선도, 게이트 전압을 쓸어 올린 전달 곡선도, 세로축에 놓인 것은 늘 드레인 전류였습니다.

그런데 전류가 흐르려면 채널이 이미 만들어져 있어야 합니다. 전류 곡선은 채널이 만들어진 뒤의 이야기인 셈입니다. 게이트 전압을 올리는 동안 절연막 바로 아래에서 무엇이 밀려나고 무엇이 모였는지는, 전류가 거의 흐르지 않는 구간이라 잘 잡히지 않습니다.

이 편은 재는 양을 바꿉니다. 용량입니다. 채널이 만들어지는 과정 자체는 용량으로 봐야 보입니다.

본문의 조건 값은 계산 과정을 보이기 위한 예시이며 특정 회사의 사양이 아닙니다. 인용한 수치는 모두 공개 문헌에서 확인한 값이고 출처를 글 끝에 남깁니다.

무엇을 재는가

영문 위키백과 「Capacitance–voltage profiling」 문서는 이 측정을 이렇게 정의합니다 — 인가 전압을 바꾸어 가며 용량을 재고 그것을 전압의 함수로 그린다는 것입니다. 「Capacitance–voltage profiling」 문서는 측정이 직류만으로도, 또는 직류와 작은 신호 크기의 교류를 함께 써서도 이루어진다고 적습니다.

두 신호의 역할은 다릅니다. 직류 게이트 전압은 반도체 표면을 어떤 상태에 둘지 정하고, 그 위에 얹은 작은 교류는 그 상태를 흐트러뜨리지 않을 만큼만 전압을 떨게 해 그 상태에서의 용량을 읽어 냅니다.

잴 수 있는 이유는 구조에 있습니다. 「MOSFET」 문서는 금속·산화막·반도체 구조를 두고, 이산화규소가 유전체이므로 그 구조는 평면 커패시터와 같고 전극 하나가 반도체로 바뀐 것이라고 기술합니다. 게이트 밑은 이미 커패시터입니다.

세 구간 — 용량이 왜 그 값이 되는가

준비물은 두 식뿐입니다. 「Capacitor」 문서의 평행판 용량

C = ε A / d

그리고 「Capacitor」 문서의 직렬 합성입니다.

Ceq = ( 1/C1 + 1/C2 + … )−1

「Capacitor」 문서는 직렬로 이으면 판 사이의 간격이 더해지고 전체는 어느 것보다도 작은 커패시터가 된다고 적습니다. 이 한 문장이 C-V 곡선의 모양을 거의 다 설명합니다.

아래 계산은 전부 가정입니다. 절연막은 두께 100 nm의 이산화규소, 반도체는 실리콘, 게이트는 가로세로 100 μm로 둡니다. 비유전율은 「Relative permittivity」 문서의 표에서 이산화규소 3.9, 실리콘 11.68을, 진공 유전율은 「Vacuum permittivity」 문서의 약 8.854 × 10−12 F/m을 씁니다.

축적 — 절연막 하나만 남는다

다수 캐리어를 계면 쪽으로 끌어당기는 부호의 전압을 걸면 계면 바로 아래에 다수 캐리어가 빽빽하게 모입니다. 축적(accumulation, 쌓임)입니다.

MOS 커패시터의 C-V 측정을 다룬 논문 arXiv:2305.14316은 이 구간을 이렇게 적습니다 — 용량비 C/Cox가 1인 전압대에서 다수 캐리어가 실리콘·산화막 계면으로 끌려와 표면 전위가 0인 축적층을 이룬다는 것입니다. 캐리어가 빽빽한 층은 전기가 통하므로 전극 노릇을 합니다. 두 전극 사이에 남는 절연체는 절연막 하나뿐입니다.

그러면 용량은 평행판 식 그대로입니다.

Cox = 3.9 × 8.854 × 10−12 × 10−8 ÷ 10−7 ≈ 3.45 × 10−12 F

약 3.45 pF입니다. 면적으로 나누면 약 34.5 nF/cm2이고, C-V 곡선에서 가장 높은 평평한 부분이 이 값입니다.

공핍 — 두 용량이 직렬로 붙는다

전압을 반대로 옮기면 다수 캐리어가 밀려납니다. 남는 것은 움직이지 못하는 이온뿐이라 그 층도 전기가 통하지 않습니다. 공핍층입니다.

arXiv:2305.14316은 이 구간의 측정 용량이 Cox와 공핍층 용량의 직렬이며, 유전체 노릇을 하는 공핍층의 실효 두께가 늘어나므로 측정 용량이 게이트 전압과 함께 계속 줄어든다고 기술합니다.

숫자를 넣어 보겠습니다. 공핍층이 100 nm까지 자랐다면

  • 공핍층 용량 Cd ≈ 103.4 nF/cm2 — 실리콘의 유전율이 세 배이므로 같은 두께인데도 세 배입니다.
  • 직렬 합성 → 25.9 nF/cm2. 축적 값의 75 %로 내려왔습니다.

공핍층이 300 nm까지 자라면 Cd가 Cox와 거의 같아지고, 직렬 합성은 정확히 절반이 됩니다. 여기서 재료가 하는 일이 드러납니다. 실리콘의 유전율이 절연막의 세 배이기 때문에, 공핍층은 절연막의 세 배 두께가 되어야 겨우 용량을 반으로 떨어뜨립니다.

이 비(比)는 앞에서 한 번 나온 적이 있습니다. 「MOSFET」 문서는 문턱 아래 구간의 기울기 계수를 n = 1 + Cdep/Cox로 적습니다. 전류 곡선의 기울기를 정하던 양과 용량 곡선이 얼마나 깊이 내려가는지를 정하는 양이 같은 비입니다. 재는 양만 달랐을 뿐 보고 있던 것은 하나였습니다.

반전 — 반대 부호의 층이 생긴다

전압을 더 올리면 계면 근처의 에너지 띠가 충분히 휘어, 이번에는 소수 캐리어가 표면에 모여 얇은 층을 이룹니다. 「MOSFET」 문서는 이 층을 반전층(inversion layer)이라 부르고, 그것이 곧 채널이라고 기술합니다. 「Capacitance–voltage profiling」 문서는 이 구간에서 용량이 다시 올라간다고 적습니다.

arXiv:2305.14316은 그 사이의 바닥도 짚습니다 — 쓸 수 있는 소수 캐리어 대부분이 계면으로 끌려와 반전층을 이룰 때 공핍 깊이가 최대가 되고 측정 용량이 최소값 Cmin이 된다는 것입니다.

C-V 측정의 얼개와 세 구간의 등가회로 — 직류로 상태를 정하고 작은 교류로 용량을 읽으며, 공핍 구간에서는 절연막 용량과 공핍층 용량이 직렬로 붙는다

주파수 — 소수 캐리어가 따라오느냐

그런데 반전 구간에서 용량이 정말 올라가는지는 얹은 교류 신호의 빠르기에 달려 있습니다.

주사 탐침으로 반도체 섬의 용량을 잰 논문 arXiv:2008.01562은 이 성질을 분명히 적습니다 — 금속·절연체·반도체 구조의 용량은 반전 구간에서 주파수 의존성을 보이고, 축적 구간에서는 그렇지 않다는 것입니다. 이유도 함께 적습니다. 펄스 주파수를 올릴수록 응답이 줄어드는 것은 반전층을 만드는 소수 캐리어의 수명과 생성 시간이 유한하기 때문이며, 그 시료에서 그 시간은 수십 마이크로초 규모였습니다.

그래서 두 갈래가 갈립니다.

  • 느린 신호 — 반전층의 전하가 신호를 따라 드나듭니다. arXiv:2305.14316은 이 경우를 반전층 전하가 게이트 전압 변화에 맞춰 충분히 빠르게 공급·제거되어 공핍 깊이가 줄고 반전 구간의 용량이 Cox 쪽으로 오른다고 기술합니다. 반전층이 전극 노릇을 해 주므로 다시 절연막 하나만 남습니다.
  • 빠른 신호 — 소수 캐리어가 그 속도로 만들어지지 못합니다. 반전층은 직류 전압이 만들어 둔 그대로 가만히 있고, 교류 신호에 응답하는 것은 공핍층 가장자리뿐입니다. 그래서 직렬 조합이 그대로 유지되고 용량은 최소값에 머뭅니다.

축적 구간에 이 갈림이 없는 것도 같은 이야기의 뒷면입니다. 축적층을 채우는 것은 이미 그 안에 있던 다수 캐리어여서 새로 만들어 낼 필요가 없습니다.

쓸기 속도 — 딥 디플리션

교류 신호의 빠르기가 문제라면, 직류 전압을 쓸어 올리는 속도도 문제가 됩니다. 반전층을 채울 소수 캐리어가 만들어지는 데 시간이 드는 것은 이쪽에서도 똑같기 때문입니다.

n형 실리콘 MOS 커패시터를 다룬 발표 초록 doi:10.1149/ma2026-01311475mtgabs는 이렇게 적습니다 — n형 실리콘에서는 소수 캐리어인 정공의 생성 속도가 매우 느려서 빠르거나 높은 주파수의 바이어스 아래에서는 반전을 유지하기 어렵고, 소자가 공핍에 머물거나 소수 캐리어 생성이 한계를 짓는 딥 디플리션(deep depletion, 깊은 공핍) 영역으로 들어간다는 것입니다. doi:10.1149/ma2026-01311475mtgabs 초록은 1 MHz에서 정공 생성이 너무 느려 강한 딥 디플리션이 나타났고, 고주파 응답이 곧장 딥 디플리션으로 들어갔다고 기록합니다.

왜 용량이 최소값 아래로 내려가는지는 앞의 두 식으로 풀립니다. 반전층이 생기지 못하면 게이트가 불러 모은 전하를 감당할 곳이 공핍층밖에 없습니다. 그래서 공핍층은 평형 상태의 최대 두께를 넘어 계속 두꺼워집니다. doi:10.1149/ma2026-01311475mtgabs 초록은 공핍 폭을 W = √( 2 εSi ψs / q ND )로 적어 표면 전위가 커질수록 넓어짐을 보입니다. C = ε A / d 에서 d가 커지니 C는 작아집니다.

이 상태는 평형이 아니라 지나가는 상태이고, 그래서 일부러 만들어 재기도 합니다. 1969년 국제 전자소자 학회에 실린 MOS Deep depletion C-V measurements using linear ramp voltages가 제목 그대로 선형 램프 전압으로 딥 디플리션 C-V를 재는 방법을 다룹니다.

같은 MOS 커패시터에서 갈라지는 세 곡선 — 저주파는 반전에서 절연막 용량으로 돌아오고 고주파는 최소값에 머물며 빠른 쓸기는 딥 디플리션으로 내려간다

NMOS와 PMOS는 좌우가 뒤집힌다

「MOSFET」 문서는 벌크 MOSFET의 C-V 곡선을 두고 왼쪽 끝이 축적, 가운데 골이 공핍, 오른쪽이 반전이라고 적습니다. p형 바디를 쓰는 n채널 소자의 이야기입니다. 양의 게이트 전압이 정공을 밀어내 공핍층을 만들고 더 올리면 전자가 모여 반전층이 되므로, 축적은 반대편인 음전압 쪽에 놓입니다.

n형 바디는 어떨까요. 「MOSFET」 문서는 음의 게이트 전압이 n형 영역 표면에 p채널을 만들며 이는 n채널의 경우와 같되 전하와 전압의 부호가 반대라고 기술합니다. arXiv:2305.14316도 n형 시료에서 반전층이 음의 게이트 전압에서 만들어졌다고 적습니다.

그래서 두 소자의 C-V 곡선은 가로축의 부호만 뒤집힌 같은 그림입니다. 축적이 어느 쪽에 오는지만 바뀔 뿐, 높은 쪽이 절연막 용량이고 골이 공핍이며 그 너머가 반전이라는 읽는 법은 같습니다.

곡선에서 읽어 내는 값

「Capacitance–voltage profiling」 문서는 이 측정으로 얻는 것을 열거합니다 — 산화막 두께, 산화막 전하, 이동 이온 오염, 계면 트랩 밀도, 그리고 평균 도핑 농도와 도핑 프로파일, 캐리어 수명입니다. 앞의 셋이 어떻게 나오는지 보겠습니다.

절연막 두께

arXiv:2305.14316은 산화막 두께를 이렇게 뽑았다고 적습니다.

tox = εox A / Cox

C = ε A / d 를 d에 대해 푼 것입니다. 축적 구간의 높이와 게이트 면적만 있으면 두께가 나옵니다. 앞의 가정으로 되짚으면 면적 10−4 cm2인 소자에서 축적 용량이 3.45 pF로 읽혔을 때 두께는 100 nm로 돌아옵니다.

평탄대 전압

평탄대 전압(flat-band voltage)은 반도체의 에너지 띠가 휘지 않고 평평한 상태가 되는 전압입니다. arXiv:2305.14316은 이를 표면 전위가 0이 되는 전압으로 정의하고, 공핍 구간이 문턱전압과 이 평탄대 전압 사이에 놓인다고 적습니다.

곡선에서 찾는 방법은 평탄대 용량법입니다. 그 값은 이렇게 계산합니다.

Cfb = Cox ( εS A / λ ) ÷ ( Cox + εS A / λ )

λ는 외인성 디바이 길이입니다. 앞에서 본 직렬 합성과 같은 꼴입니다. 절연막 용량과 반도체 쪽 용량을 직렬로 이은 값을 먼저 계산해 두고, 곡선에서 그 높이가 되는 전압을 읽으면 그것이 평탄대 전압입니다.

그 전압이 어디에 있느냐가 다음 값을 줍니다. arXiv:2305.14316은 실효 산화막 전하 밀도를

Nox = Cox ( WMS − Vfb ) ÷ ( e A )

로 적습니다. WMS는 금속과 반도체의 일함수 차, e는 기본 전하량입니다. 곧 일함수 차만으로 설명되는 자리에서 평탄대 전압이 밀린 만큼이 계면에 있는 전하의 양입니다.

계면의 전하와 이동 이온

그 전하가 한 종류는 아닙니다. arXiv:2305.14316은 Nox를 고정 산화막 전하 · 계면에 붙잡힌 전하 · 이동 이온 전하의 합으로 나누고, 이동 이온은 전계에 따라 절연막 양쪽 계면 사이를 오가므로 C-V 곡선의 이력(hysteresis)으로 드러난다고 기술합니다. 올리며 그린 곡선과 내리며 그린 곡선이 겹치지 않으면 그 자리가 의심스러운 곳입니다.

계면 트랩은 주파수로 드러납니다. 산화스칸듐을 절연막으로 쓴 MOS 커패시터를 50 kHz에서 1 MHz까지 여섯 주파수로 잰 논문 doi:10.16984/saufenbilder.327593은 주파수가 낮아질수록 계면의 붙잡힌 전하가 교류 신호를 따라오며 측정 용량에 보탬이 되었다고 적습니다. 저주파 곡선과 고주파 곡선의 차이 자체가 트랩의 흔적인 셈입니다.

실제 커패시터는 이상적이지 않다

지금까지의 이야기는 측정기가 순수한 용량을 돌려준다는 전제 위에 있었습니다. 실제로는 그렇지 않습니다.

「Capacitor」 문서는 실제 커패시터의 등가회로를 이렇게 그립니다 — 이상적인 용량에 리드의 등가 직렬 인덕턴스와 작은 직렬 저항이 직렬로, 그리고 완전하지 않은 유전체를 나타내는 작은 컨덕턴스가 병렬로 붙습니다. 「Capacitor」 문서는 이 병렬 컨덕턴스가 유전체를 가로지르는 작은 누설 전류를 만들어 커패시터를 서서히 방전시킨다고 적습니다.

측정기는 이 셋을 따로 볼 수 없습니다. 임피던스를 재어 가정한 회로 모형에 맞추고 용량 하나로 환산한 값을 돌려줄 뿐입니다.

앞의 doi:10.16984/saufenbilder.327593은 그 어긋남을 실제로 관측했습니다. doi:10.16984/saufenbilder.327593 논문은 직렬 저항 때문에 C-V 곡선의 축적 구간에서 용량이 기대보다 낮게 나왔다고 적고, 그래서 직렬 저항 보정을 한 뒤에야 계면 트랩의 영향을 따졌다고 기술합니다.

왜 문제인지는 앞 절의 식이 말해 줍니다. 두께는 tox = εox A / Cox로 나오고 Cox가 분모에 있습니다. 축적 용량을 낮게 읽으면 절연막을 실제보다 두껍게 계산하게 됩니다. 곡선에서 나온 숫자가 소자의 성질이 아니라 측정 회로의 성질을 섞어 담는 것입니다.

이상적인 커패시터와 실제 커패시터의 등가회로, 그리고 C-V 곡선에서 절연막 두께·평탄대 전압·계면 전하를 읽어 내는 자리

정리

  • C-V 측정은 직류로 표면 상태를 정하고 작은 교류로 그 상태의 용량을 읽습니다. 전류 곡선이 보지 못하는 채널이 만들어지는 과정이 여기 담깁니다.
  • 세 구간의 값은 직렬 합성 하나로 설명됩니다. 축적은 절연막만 남아 가장 크고, 공핍은 공핍층이 직렬로 붙어 작아지며, 반전은 반전층이 전극 노릇을 하면 다시 커집니다.
  • 반전에서 곡선이 갈라지는 것은 소수 캐리어의 생성에 시간이 들기 때문입니다. 느린 신호는 따라오고 빠른 신호는 못 따라옵니다. 축적에는 이 갈림이 없습니다.
  • 직류를 너무 빨리 쓸면 반전층이 생기지 못해 공핍층이 평형값을 넘어 자랍니다. 용량이 최소값 아래로 내려가는 딥 디플리션입니다.
  • 곡선에서 나오는 값 — 절연막 두께·평탄대 전압·계면 전하 — 은 모두 등가회로를 가정하고 푼 결과입니다. 직렬 저항 하나만 있어도 축적 용량이 낮게 읽히고 두께는 두껍게 나옵니다.

전류로는 켜진 뒤를 보고, 용량으로는 켜지기까지를 봅니다. 다음 편은 이 계면의 상태가 고정된 성질이 아니라는 것 — 소자를 한동안 켜 둔 뒤 다시 쟀을 때 곡선이 제자리에 있지 않은 문제로 넘어갑니다.

참고 자료

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