TFT 특성 파라미터 #06 — 이동도와 접촉 저항

#05 편까지 전달 곡선에서 숫자를 뽑는 방법을 따라왔습니다. 문턱전압, 트랜스컨덕턴스 g_m, 문턱 아래 기울기입니다. 이 편의 주인공은 그 g_m 안에 들어 있던 이동도입니다.

이동도는 앞의 셋과 성격이 다릅니다. 문턱전압은 소자를 어떻게 만들었느냐에 달린 값이지만, 이동도는 원래 재료의 성질입니다. 그런데 소자에서 재면 재료의 값이 그대로 나오지 않습니다.

어긋남의 뿌리는 둘입니다. 전류가 흐르는 자리가 재료의 한가운데가 아니라 절연막과 맞닿은 계면이라는 것, 그리고 우리가 재는 저항 안에 금속과 반도체가 닿은 자리의 저항이 섞여 있다는 것입니다.

본문의 조건 값은 계산 과정을 보이기 위한 예시이며 특정 회사의 사양이 아닙니다. 인용한 수치는 모두 공개 문헌에서 확인한 값이고 출처를 글 끝에 남깁니다.

이동도 — 전기장 하나당 얼마나 빨리 흐르는가

전기장을 걸지 않으면 전자는 고체 안을 아무 방향으로나 돌아다닙니다. 위키백과 「Electron mobility」 문서는 이때 평균적으로 어느 쪽으로도 전하가 옮겨 가지 않는다고 적습니다. 전기장을 걸면 전자가 가속되지만 결정 결함·포논(격자 진동)·불순물에 거듭 부딪혀 방향과 에너지를 잃습니다. 그래서 무한정 빨라지는 대신 유한한 평균 속도에 머무는데, 이것이 표류 속도(drift velocity)입니다.

이동도는 그 표류 속도와 전기장을 잇는 비례상수로 정의됩니다.

v_d = μ E

「Electron mobility」 문서는 이 정의에서 단위가 곧바로 나온다고 적습니다. 속도의 단위는 m/s, 전기장의 단위는 V/m이므로 이동도의 단위는 (m/s) ÷ (V/m) = m²/(V·s)입니다. 실제로는 cm²/(V·s)를 훨씬 많이 쓰고, 1 m²/(V·s) = 10⁴ cm²/(V·s)입니다. 낯선 단위처럼 보이지만 「속도 나누기 전기장」일 뿐입니다.

숫자를 넣어 보면 감이 잡힙니다. μ = 10 cm²/(V·s)인 재료에 1,000 V/cm를 걸면 v_d = 10 × 1,000 = 10,000 cm/s, 곧 100 m/s입니다.

무엇이 이동도를 정한다고 식이 말하는가

「Electron mobility」 문서는 뉴턴의 운동 제2법칙에서 출발해 이동도를 유도합니다. 충돌과 충돌 사이의 평균 시간을 τ_c, 유효 질량을 m*라 하면

μ = e τ_c / m*

식이 곧 답입니다. 부딪히지 않고 오래 달릴수록(τ_c가 클수록), 유효 질량이 가벼울수록 이동도가 큽니다. 이동도가 왜 재료마다 다른지, 왜 같은 재료에서도 전자와 정공이 다른지가 여기서 한꺼번에 나옵니다.

부딪힐 상대가 여럿일 때는 마티센의 법칙(Matthiessen's rule)으로 합칩니다.

1/μ = 1/μ_불순물 + 1/μ_격자 + 1/μ_결함 + …

역수를 더하는 꼴이므로 가장 작은 항 하나가 전체를 끌어내립니다. 「Electron mobility」 문서는 이것이 근사이며 각 산란이 독립일 때만 성립한다는 단서를 함께 답니다.

앞 시리즈 #01 편에서 인용한 재료별 값도 「Electron mobility」 문서의 표에서 온 것입니다 — 결정 실리콘이 전자 1,400·정공 450, 다결정 실리콘 100, 비정질 실리콘 약 1 cm²/(V·s)입니다. 같은 실리콘인데 원자 배열이 흐트러질수록 세 자릿수가 줄어듭니다.

소자에서 이동도를 뽑는 두 가지 방법

이동도는 곡선 위에 표시되어 있지 않습니다. #03 편의 결론대로 정의값이므로 어떤 식으로 어느 구간에서 뽑을지를 먼저 정해야 합니다. 위키백과 「Electron mobility」 문서는 트랜지스터로 재는 이동도를 전계효과 이동도(field-effect mobility)라 부르고, 방법이 둘이라고 적습니다 — 포화 영역과 선형 영역입니다.

이 글은 다음 값을 가정하고 계산합니다. #04 편과 같은 소자입니다 — 이동도 μ = 10 cm²/(V·s), 게이트 절연막은 이산화규소 100 nm, W/L = 20. 위키백과 「Relative permittivity」의 이산화규소 비유전율 3.9와 「Vacuum permittivity」의 진공 유전율을 넣으면 C_ox = 3.45 × 10⁻⁸ F/cm²입니다.

선형 영역 — g_m을 되돌린다

위키백과 「MOSFET」 문서의 선형 영역 전류식에서 V_DS가 아주 작으면 전류는 V_GS에 대해 거의 직선이고, 그 기울기 m_lin이 곧 #04 편의 g_m입니다. 「Electron mobility」 문서는 여기서 이동도를 이렇게 되돌립니다.

μ = m_lin × (L/W) × (1/V_DS) × (1/C_i)

#04 편에서 이 소자의 g_m,lin은 V_DS = 0.1 V에서 0.69 μS였습니다.

μ = 0.69 × 10⁻⁶ ÷ (3.45 × 10⁻⁸ × 20 × 0.1) = 10 cm²/(V·s)

넣은 값이 그대로 돌아왔습니다. 식이 맞다는 확인일 뿐 소자를 잰 것이 아닙니다.

포화 영역 — 제곱근의 기울기를 쓴다

포화 전류는 (V_GS − V_th)의 제곱이므로 양변에 제곱근을 씌우면 직선이 됩니다. #04 편에서 문턱전압을 읽었던 그 직선인데, 이번에는 절편이 아니라 기울기 m_sat을 씁니다.

μ = m_sat² × (2L/W) × (1/C_i)

같은 소자에서 m_sat = √(μC_oxW / 2L) = 1.86 × 10⁻³ A^1/2/V이고, 이를 위 식에 넣으면 다시 10 cm²/(V·s)입니다.

그런데 실제 소자에서는 두 값이 갈린다

식 위에서는 같은 값이 나옵니다. 갈리는 것은 그 전류식이 소자를 정확히 서술하지 않기 때문입니다.

「Electron mobility」 문서는 두 방법에 각각 단서를 답니다. 포화 영역 방법은 채널 길이 변조를 비롯한 여러 가지를 무시하므로 참값보다 낮게 볼 수 있고, 선형 영역 방법은 V_DS가 충분히 작지 않거나 게이트 전압이 충분히 크지 않으면 소자가 선형 영역에 머물지 않으므로 참값보다 높게 볼 수 있습니다.

그러므로 「이 소자의 이동도는 얼마다」는 그 자체로 완결되지 않습니다. 어느 영역에서 어떤 식으로 뽑았는지를 달아야 비교할 수 있는 숫자가 됩니다. #03 편의 결론이 여기서도 반복됩니다.

왜 재료의 값보다 낮게 나오는가

여기까지는 식의 문제였습니다. 이제 물리 쪽입니다. 위키백과 「MOSFET」 문서는 게이트 전압이 문턱을 넘으면 반도체와 절연막 계면 옆 얇은 층에 캐리어가 몰려 반전층(inversion layer)을 이룬다고 적습니다. 박막 트랜지스터 모형을 다룬 논문(arXiv:1812.08800)도 움직일 수 있는 전하가 전부 반도체와 게이트 절연막의 계면에 갇혀 있다는 전제에서 출발합니다.

이 한 문장이 문제의 전부입니다. 전류는 재료의 속이 아니라 계면에 붙어 흐릅니다. 그런데 그 계면은 매끈하지 않습니다.

「Electron mobility」 문서의 계면 거칠기 산란 항목은 고분해능 전자현미경 관찰을 근거로, 계면이 원자 수준에서 딱 떨어지지 않고 경계면의 위치가 표면을 따라 원자층 한두 개만큼 오르내린다고 적습니다. 그 들쭉날쭉함이 계면의 에너지 준위를 흔들고, 그것이 산란이 됩니다. 「Electron mobility」 문서는 계면 근처에 갇힌 전하도 산란원이 된다고 덧붙입니다 — 결함이 전하를 붙잡으면 전기를 띠어 지나가는 캐리어를 밀고 당기기 때문입니다.

구글 특허 US6548335B1은 더 단정적으로 적습니다 — 실리콘 격자에서 캐리어 산란을 일으키는 가장 주된 요인이 게이트 전극층과 그 아래 절연층 사이의 표면 거칠기, 즉 실리콘/실리콘 산화막 계면이며, 이 원자 수준의 거칠기가 산란을 늘려 채널 캐리어 이동도를 떨어뜨린다는 것입니다.

마티센의 법칙으로 돌아가면 결론이 곧바로 나옵니다. 재료의 이동도에 계면 거칠기 산란 항이 더해지는 것이므로 역수를 더한 결과는 반드시 원래보다 작습니다. 소자에서 잰 이동도가 재료 값보다 낮은 것은 예외가 아니라 구조가 정한 결과입니다.

게이트 전압을 올리면 이동도가 내려간다

더 곤란한 일이 있습니다. 게이트 전압을 올리면 캐리어가 늘어 전류는 커지지만, 그 캐리어를 계면 쪽으로 더 세게 누르는 것도 같은 게이트 전압입니다.

4H-실리콘카바이드 MOSFET의 이동도를 홀 효과로 분석한 논문(Materials 15, 6736, 2022)이 이 과정을 직접 기술합니다. 계면에 수직한 전기장이 커지면 캐리어가 표면에 더 가까이 밀리고, 그럴수록 계면 거칠기 산란이 더 크게 작용해 측정 이동도가 내려간다는 것입니다. Materials 논문은 그 감소를 거듭제곱으로 정리해 지수가 n채널 −1.8 ± 0.2, p채널 −2.4 ± 0.3이었다고 보고합니다. 지수는 그 재료·그 소자의 측정값이지만, 수직 전기장이 커질수록 이동도가 내려간다는 방향은 계면에 붙어 흐르는 구조에서 나옵니다.

그래서 「이 소자의 이동도」라는 하나의 숫자는 어느 게이트 전압에서 뽑았는지를 함께 말해야 뜻이 섭니다. 앞 시리즈 #08 편에서 본 고전계 이동도 저하와 같은 이야기인데, 그때가 채널을 따라 흐르는 방향의 전기장이었다면 여기서는 채널을 계면에 누르는 방향의 전기장입니다.

채널이 아닌 저항 — 접촉 저항

원인이 하나 더 남았습니다. 두 단자 사이에서 재는 저항은 채널만의 저항이 아닙니다.

위키백과 「Contact resistance」 문서는 접촉 저항을 맞닿은 표면이 완전히 붙지 못해서, 그리고 표면의 막이나 산화층 때문에 생기는 전류 흐름의 방해로 정의합니다. 소스·드레인 금속과 반도체가 닿는 자리에도 이 저항이 있습니다.

R_전체 = R_채널 + 2 R_c

소스 쪽과 드레인 쪽에 하나씩이므로 두 배입니다. 그런데 채널 저항은 채널이 길수록 커지고, 접촉 저항은 채널 길이와 무관합니다. 여기서 문제가 생깁니다.

앞의 가정 소자로 수를 세워 봅니다. 과구동 전압 5 V에서 채널 면저항은 1 ÷ (μ C_ox V_OV) = 579 kΩ/square입니다. 채널 폭 W는 100 μm, 접촉 저항 두 개의 합 2R_c는 20 kΩ으로 가정합니다.

• L = 40 μm — 채널 232 kΩ + 접촉 20 kΩ = 252 kΩ. 접촉의 몫 7.9 %
• L = 30 μm — 채널 174 kΩ + 접촉 20 kΩ = 194 kΩ. 접촉의 몫 10.3 %
• L = 20 μm — 채널 116 kΩ + 접촉 20 kΩ = 136 kΩ. 접촉의 몫 14.7 %
• L = 10 μm — 채널 58 kΩ + 접촉 20 kΩ = 78 kΩ. 접촉의 몫 25.7 %

이 저항을 전부 채널의 것으로 여기고 이동도를 뽑으면 넣은 값 10 대신 채널 몫의 비율만큼만 돌아옵니다 — L = 40 μm에서 9.2, 30 μm에서 9.0, 20 μm에서 8.5, 10 μm에서 7.4입니다.

같은 재료, 같은 계면인데 채널이 짧을수록 이동도가 낮아진 것처럼 보입니다. 이동도가 변한 것이 아니라 접촉 저항의 몫이 커졌을 뿐입니다.

TLM — 채널 길이를 바꿔 가며 직선을 긋는다

접촉 저항만 따로 떼어 내는 방법이 여기서 나옵니다. 위 목록을 다시 보면 규칙이 보입니다. 채널 길이에 대해 전체 저항이 직선이고, 그 직선을 L = 0까지 늘이면 채널이 사라지므로 남는 것은 접촉 저항 두 개뿐입니다.

위키백과 「Transfer length method」 문서가 이를 식으로 적습니다.

R_전체 = (R_S / Z) d + 2 R_c

R_S는 면저항, Z는 폭, d는 두 접촉 사이의 거리입니다. 「Transfer length method」 문서는 세로축 절편이 2R_c이고 기울기가 R_S/Z라고 적습니다. 한 번의 측정으로는 갈라낼 수 없던 두 값이, 길이를 바꿔 여러 번 재는 것만으로 갈라집니다. 박막 트랜지스터 모형 논문(arXiv:1812.08800)도 채널 길이가 다른 소자들의 켜짐 저항을 채널 길이에 대해 그리는 같은 절차를 씁니다.

위의 네 점으로 직선을 그으면 기울기가 5.79 kΩ/μm, 세로축 절편이 20 kΩ입니다. 절편을 둘로 나눈 10 kΩ이 한쪽 접촉의 저항이고, 기울기에 폭 100 μm를 곱한 579 kΩ/square가 채널의 면저항입니다. 넣은 값 그대로입니다.

가로축 절편도 뜻이 있습니다. 「Transfer length method」 문서는 금속 아래에서 전압 강하의 대부분이 일어나는 길이를 전달 길이 L_T = √(ρ_c / R_S)로 정의하고, 접촉 저항을 R_c ≈ √(R_S ρ_c) / Z로 적습니다. 두 식을 이으면 R_c = R_S L_T / Z이고, 이것을 위 직선식에 넣어 R_전체 = 0인 지점을 풀면 d = −2 L_T가 나옵니다. 예시 값에서는 −3.45 μm이므로 L_T는 1.73 μm입니다. 전류가 금속으로 건너가는 데 쓰는 폭이 그만큼이라는 뜻입니다.

접촉 저항이 상수인 것도 아닙니다. arXiv:2404.19022는 게이트 전기장이 채널만이 아니라 접촉 저항까지 함께 조절하는 소자에서 기존 추출법이 이동도를 2배 넘게 과대평가할 수 있다고 적습니다.

정리

• 이동도는 v_d = μE로 정의됩니다. 단위 cm²/(V·s)는 「속도 나누기 전기장」이고, μ = eτ_c/m*는 오래 달릴수록·가벼울수록 크다는 뜻입니다.
• 소자에서 뽑는 방법은 둘입니다. 선형 영역의 g_m에서 뽑거나 포화 영역 √I_DS의 기울기에서 뽑습니다. 앞은 참값을 높게, 뒤는 낮게 볼 수 있어 두 값이 갈립니다.
• 채널은 재료의 속이 아니라 절연막 계면에 붙어 흐릅니다. 계면의 거칠기와 갇힌 전하가 캐리어를 흩고, 게이트 전압을 올리면 캐리어가 계면에 더 세게 눌려 산란이 늘고 이동도가 내려갑니다.
• 측정한 저항은 R_채널 + 2R_c입니다. 채널이 짧을수록 접촉의 몫이 커집니다 — 예시 조건에서 L을 40 μm에서 10 μm로 줄이자 이동도가 9.2에서 7.4로 떨어져 보였습니다.
• TLM은 채널 길이를 바꿔 가며 전체 저항을 재고 직선을 긋습니다. 세로축 절편이 2R_c, 기울기가 면저항 나누기 폭, 가로축 절편이 −2L_T입니다.

이 편에서 C_ox는 그냥 넣어 쓰는 상수였습니다. 다음 편은 그 상수를 재는 쪽으로 넘어갑니다 — 전류가 아니라 용량을 재는 C-V 측정이고, 방금 문제의 뿌리로 지목한 그 계면이 용량 곡선에 어떻게 드러나는지를 봅니다.

참고 자료

• Electron mobility — Wikipedia : 표류 속도의 정의와 v_d = μE, 단위 유도, μ = eτ_c/m*, 마티센의 법칙과 그 단서, 계면 거칠기 산란(계면이 원자층 한두 개만큼 오르내린다는 관찰)과 갇힌 전하의 산란, 재료별 이동도 표(결정 실리콘 1,400·450, 다결정 실리콘 100, 비정질 실리콘 ~1), 전계효과 이동도의 선형·포화 두 추출식과 각각이 참값을 높게·낮게 볼 수 있다는 단서
• MOSFET — Wikipedia : 반전층이 반도체와 절연막 계면 옆 얇은 층에 생긴다는 서술, 선형·포화 영역 드레인 전류식, 과구동 전압의 정의
• Contact resistance — Wikipedia : 접촉 저항의 정의(맞닿은 표면의 불완전한 접촉과 표면 막·산화층에 의한 방해), 금속–반도체 접촉의 측정법으로 TLM 이 쓰인다는 서술
• Transfer length method — Wikipedia : R_전체 = (R_S/Z)d + 2R_c, 세로축 절편 2R_c·기울기 R_S/Z, 전달 길이 L_T = √(ρ_c/R_S) 와 R_c ≈ √(R_Sρ_c)/Z, 간격을 바꿔 재고 직선을 맞추는 절차
• Transconductance — Wikipedia : g_m = ΔI_out/ΔV_in 의 정의와 단위 지멘스
• Critical Evaluation of Organic Thin-Film Transistor Models (arXiv:1812.08800) : 움직일 수 있는 전하가 전부 반도체와 게이트 절연막의 계면에 갇혀 있다는 전제, 저항을 채널 몫과 접촉 몫으로 나눈다는 서술, 채널 길이가 다른 소자들의 켜짐 저항을 길이에 대해 그리는 TLM 절차
• Mobility and Threshold Voltage Extraction in Transistors with Gate-Voltage-Dependent Contact Resistance (arXiv:2404.19022) : 게이트 전기장이 접촉 저항까지 조절하는 소자에서 기존 추출법이 이동도를 2배 넘게 과대평가할 수 있다는 보고
• US6548335B1 — Selective epitaxy to reduce gate/gate dielectric interface roughness (Google Patents) : 캐리어 산란의 가장 주된 요인이 게이트 전극층과 게이트 절연층 사이의 표면 거칠기(실리콘/실리콘 산화막 계면)라는 서술, 원자 수준의 거칠기가 산란을 늘려 채널 캐리어 이동도를 떨어뜨린다는 서술
• Study of Carrier Mobilities in 4H-SiC MOSFETs Using Hall Analysis, Materials 15, 6736 (2022) : 수직 전기장이 커지면 캐리어가 표면에 더 밀리고 계면 거칠기 산란이 커져 측정 이동도가 내려간다는 기술, 유효 전기장에 대한 거듭제곱 지수 n채널 −1.8 ± 0.2 · p채널 −2.4 ± 0.3
• 계산에 쓴 상수 : Relative permittivity(이산화규소 3.9) · Vacuum permittivity(8.854 × 10⁻¹² F/m) — 둘 다 Wikipedia
• ※ 위 목록 가운데 Wikipedia 문서에서 인용한 부분은 CC BY-SA 4.0 라이선스를 따릅니다.