TFT 특성 이상과 신뢰성 #02 — DIBL: 드레인이 문턱을 끌어내린다

앞 편에서 곡선이 어긋나는 여섯 가지 모습을 보았습니다. 그 가운데 하나가 곡선이 좌우로 통째로 밀리는 것이었습니다. 이 편은 그 밀림을 만드는 원인 하나를 끝까지 따라갑니다.

출발점은 조금 이상한 사실입니다. 문턱전압은 게이트가 정하는 값입니다. 채널을 열려면 게이트에 얼마를 걸어야 하는가 — 그 값이 문턱전압입니다. 그런데 게이트는 그대로 둔 채 드레인 전압만 올렸는데 문턱전압이 내려갑니다.

드레인은 전류가 빠져나가는 쪽입니다. 문을 여닫는 일은 게이트의 몫입니다. 그런데 드레인이 게이트의 일에 끼어듭니다. 어떻게 그런 일이 생기는지가 이 편의 질문입니다.

본문의 조건 값은 계산 과정을 보이기 위한 예시이며 특정 회사의 사양이 아닙니다. 인용한 수치는 모두 공개 문헌에서 확인한 값이고 출처를 글 끝에 남깁니다.

이름부터 풀어 봅니다

이 현상에는 이름이 붙어 있습니다. DIBL(Drain-Induced Barrier Lowering, 드레인에 의한 장벽 낮춤) 입니다. 네 낱말이 그대로 문장입니다 — 드레인이 만들어 낸, 장벽의, 낮아짐.

위키백과 「Drain-induced barrier lowering」 문서는 이것을 단채널 효과의 하나로 분류하고, 본래 드레인 전압이 높을 때 트랜지스터의 문턱전압이 낮아지는 것을 가리키는 말이라고 적습니다.

DIBL 문서는 긴 채널 소자에서는 왜 이 일이 생기지 않는지도 함께 적어 둡니다. 채널이 길면 채널 형성의 병목이 드레인 접점에서 충분히 멀리 떨어져 있어, 기판과 게이트가 그 자리를 드레인으로부터 전기적으로 가려 줍니다. 그래서 문턱전압은 드레인 전압과 무관한 값이었습니다. 채널이 짧아지면 그 가림이 무너집니다. 드레인이 채널을 건드릴 만큼 가까워지고, 높은 드레인 전압이 병목을 열어 트랜지스터를 예정보다 일찍 켭니다.

이름에 들어 있는 「장벽」이 무엇인지부터 보겠습니다. 이 낱말을 이해하면 나머지는 따라옵니다.

장벽 — 캐리어가 넘어야 하는 언덕

소스와 드레인 사이에 캐리어가 저절로 흘러 다니지는 않습니다. 그 사이에는 넘어야 할 언덕이 있습니다. 전기적으로 말하면 소스와 채널 사이의 전위 장벽입니다.

위키백과 「Short-channel effect」 문서가 이 장벽을 정면으로 다룹니다. 평면형 긴 채널 n형 소자에서 소스와 채널 사이의 장벽을 제어하는 것은 게이트-소스 전압 V_GS 라고 적습니다. 그리고 이렇게 이어집니다.

• V_GS 가 문턱전압보다 낮은 차단 상태에서는 이 장벽이 전자가 채널로 흘러드는 것을 강하게 억누릅니다. 다만 더 작은 문턱 아래 전류는 여전히 흐를 수 있습니다.
• V_GS 가 충분히 높아지면 장벽이 낮아지고, 채널의 전도대 가장자리가 소스의 전도대 가장자리에 가까워집니다.
• 채널의 전도대 가장자리가 충분히 낮아져 반전 전자 농도가 문턱 조건을 만족하면, 그때의 V_GS 값이 곧 문턱전압입니다.

여기서 문턱전압의 뜻이 한 겹 깊어집니다. 위키백과 「Threshold voltage」 문서는 문턱전압을 소스와 드레인 사이에 전도 경로를 만드는 데 필요한 최소 게이트-소스 전압이라고 정의합니다. 장벽의 말로 옮기면 같은 뜻이 이렇게 됩니다 — 장벽이 충분히 낮아지는 게이트 전압.

문턱전압은 소자 안에 새겨진 상수가 아닙니다. 장벽 높이라는 실체가 있고, 그 실체를 게이트가 밀어 내리는 정도를 전압으로 적은 것이 문턱전압입니다. 장벽을 다른 방법으로 낮출 수 있다면 문턱전압도 따라 내려갑니다. 이 문장이 이 편 전체의 열쇠입니다.

드레인이 장벽에 손을 댄다

이제 게이트는 그대로 두고 드레인 전압만 올립니다.

같은 위키백과 DIBL 문서는 그 이유를 전하 중성으로 설명합니다. 소자의 공핍 영역에 있는 전하와 채널에 있는 전하를 합한 양은 게이트·소스·드레인 세 전극의 전하가 나누어 떠받칩니다. 드레인 전압을 올리면 드레인과 기판 사이 pn 접합의 공핍 영역이 커지면서 게이트 아래까지 뻗어 들어옵니다. 그만큼 공핍 전하를 떠받치는 부담을 드레인이 더 많이 가져가고, 게이트가 질 부담은 줄어듭니다.

부담이 줄었는데 게이트에 실린 전하는 그대로입니다. 그러면 그 전하가 균형을 맞추기 위해 더 많은 캐리어를 채널로 끌어당깁니다. 문서는 이것이 소자의 문턱전압을 낮춘 것과 같은 효과라고 적습니다.

같은 일을 장벽의 말로 옮기면 이렇습니다 — 채널이 전자에게 더 매력적인 곳이 됩니다. 다시 말해 채널에 있는 전자에게 걸린 전위 에너지 장벽이 낮아집니다. 「장벽 낮춤」이라는 이름이 여기서 나왔습니다.

거리가 모든 것을 가릅니다

이 일이 어디서나 일어나지는 않습니다. 위키백과 「Short-channel effect」 문서가 그 경계를 분명히 적습니다. 단채널 효과는 채널 길이가 소스·드레인 접합의 공핍층 두께와 비슷해질 때 나타납니다.

「Short-channel effect」 문서는 두 방향의 힘으로 이 상황을 설명합니다.

• 세로 방향 — 게이트가 위에서 채널을 제어합니다.
• 가로 방향 — 소스와 드레인이 양쪽 끝에서 채널에 영향을 미칩니다.

채널이 길면 가운데 자리가 양 끝에서 멀어 가로 방향의 영향이 닿지 않습니다. 게이트가 혼자 그 자리를 맡습니다. 채널이 짧아지면 가운데 자리가 더 이상 소스·드레인의 영향으로부터 고립되어 있지 않고, 게이트가 채널 전위를 독립적으로도 균일하게도 제어하지 못합니다. 문서는 이 성질에 전기적 완결성이라는 이름을 붙이고, 짧은 채널일수록 이것이 나빠진다고 적습니다.

같은 이야기를 위키백과 「MOSFET」 문서는 더 짧게 적습니다. 단채널 효과 때문에 채널 형성이 전적으로 게이트에 의해 이루어지지 않고 드레인과 소스도 채널 형성에 관여한다는 것입니다. V_DS 를 올리면 공핍 영역이 커지고 상당한 양의 전하가 V_DS 에 의해 공핍되므로, 채널을 만드는 데 필요한 게이트 전압이 낮아집니다.

곡선에서는 나란히 어긋난 두 선으로 보입니다

이제 측정 화면으로 돌아옵니다. 앞 시리즈 2편에서 전달 곡선에는 드레인 전압을 어디에 두었는지가 늘 함께 적힌다고 했습니다. 그 이유가 이것입니다.

위키백과 DIBL 문서는 채널 길이가 줄어들 때 문턱 아래 영역에서 DIBL 이 어떻게 나타나는지를 단계로 적습니다.

• 처음에는 드레인 전압 변화에 따라 문턱 아래 전류 대 게이트 전압 곡선이 통째로 평행 이동하는 형태로 나타납니다. 이 단계는 드레인 전압에 따른 단순한 문턱전압 변화로 모형화할 수 있습니다.
• 더 짧아지면 곡선의 기울기 자체가 줄어듭니다. 같은 전류 변화를 얻는 데 더 큰 게이트 전압 변화가 필요해집니다.
• 극단적으로 짧아지면 게이트가 소자를 끄는 데 아예 실패합니다. 이 단계는 문턱전압 조정만으로는 설명되지 않습니다.

첫 항목이 앞 편의 「좌우 이동」이고, 둘째 항목이 「기울기 눕기」입니다. 앞 편에서 따로 세어 둔 두 모습이 같은 뿌리에서 나올 수 있다는 뜻입니다.

그래서 낮은 드레인 전압에서 잰 전달 곡선과 높은 드레인 전압에서 잰 전달 곡선을 한 장에 겹쳐 그리면, 두 선이 나란히 어긋난 채로 놓입니다. 높은 쪽이 왼쪽에 있습니다. 더 적은 게이트 전압으로도 같은 전류가 나왔다는 뜻이고, 문턱전압이 그만큼 내려갔다는 뜻입니다.

같은 드레인 전압의 영향은 켜진 쪽에서도 나타납니다. DIBL 문서는 능동 영역의 전류 대 드레인 전압 곡선에도 영향을 주어 드레인 전압이 오를수록 전류가 늘고 출력 저항이 낮아진다고 적습니다. 그리고 이것이 채널 길이 변조가 출력 저항에 주는 보통의 효과에 더해지는 몫이라고 밝힙니다. 앞 시리즈에서 출력 곡선의 오른쪽이 완전히 평평하지 않았던 이유가 하나가 아니었던 것입니다.

숫자로 적는 법

「곡선이 밀렸다」는 말로는 두 소자를 견줄 수 없습니다. 그래서 밀린 정도를 하나의 숫자로 적습니다.

방법은 단순합니다. 두 드레인 전압에서 각각 문턱전압을 재고, 그 차를 드레인 전압의 차로 나눕니다. 위키백과 DIBL 문서가 싣고 있는 식은 이렇습니다.

DIBL = − ( V_th^DD − V_th^low ) / ( V_DD − V_D^low )

각 기호의 뜻도 DIBL 문서가 적어 둡니다.

• V_th^DD — 높은 드레인 전압(공급 전압)에서 잰 문턱전압
• V_th^low — 아주 낮은 드레인 전압에서 잰 문턱전압. 문서는 그 낮은 값의 예로 0.05 V 또는 0.1 V 를 듭니다
• 맨 앞의 마이너스 — 결과를 양수로 만들기 위한 것입니다. 높은 드레인 쪽 문턱전압이 언제나 낮은 드레인 쪽보다 작기 때문입니다

단위는 mV/V 입니다. 「드레인 전압을 1 V 올릴 때 문턱전압이 몇 mV 내려가는가」를 읽는 값입니다.

이 글은 낮은 쪽 드레인 전압을 0.1 V, 높은 쪽을 5.1 V 로 두고, 그때 읽은 문턱전압을 각각 1.50 V 와 1.35 V 로 가정하고 계산합니다. 네 값 모두 식이 어떻게 쓰이는지를 보이기 위한 예시입니다.

DIBL = − ( 1.35 − 1.50 ) / ( 5.1 − 0.1 ) = 0.15 / 5.0 = 0.03 V/V = 30 mV/V

이 식에는 숨은 전제가 하나 있습니다. 문턱전압을 어디서 읽었는가입니다. 앞 시리즈에서 본 대로 전달 곡선에는 뾰족한 꺾임점이 없어 문턱전압은 정의를 세워 정하는 값입니다. 위키백과 「Threshold voltage」 문서는 데이터시트가 정해 둔 측정 가능한 전류 값에서 문턱전압을 규정한다고 적고, 그 예로 250 μA 와 1 mA 를 듭니다. 두 곡선에서 같은 기준으로 읽은 값일 때에만 그 차가 드레인 전압의 몫이 됩니다.

DIBL 문서는 이 숫자가 회로의 동작 속도와 이어지는 관계식도 함께 싣습니다.

Δf / f = − 2 · DIBL / ( V_DD − V_th )

위에서 가정한 값으로 넣어 보면 V_DD 는 5.1 V, V_th 는 1.35 V 이므로 −2 × 0.03 ÷ 3.75 = 약 −0.016, 곧 1.6 % 만큼의 몫입니다. 곡선이 밀리는 일이 곡선 안에서 끝나지 않는다는 것을 보여 주는 식입니다.

채널 길이가 정하는 일

DIBL 은 소자마다 값이 다릅니다. 무엇이 그 크기를 정하는지는 앞의 설명에 이미 들어 있습니다 — 거리입니다.

위키백과 DIBL 문서는 채널 길이가 줄어들수록 장벽 낮춤이 커진다고 적습니다. 그리고 흥미롭게도 드레인 바이어스를 전혀 걸지 않았을 때조차 그렇다고 덧붙입니다. 소스와 드레인은 기판과 각각 pn 접합을 이루고 있고, 그 접합에는 역방향 전압을 걸지 않아도 내장 공핍층이 딸려 있기 때문입니다. 채널이 짧으면 이 내장 공핍층만으로도 전하 균형에 의미 있게 끼어듭니다.

여기서 이름이 다른 쌍둥이 현상이 나옵니다. 위키백과 「Short-channel effect」 문서는 두 가지를 이렇게 갈라 놓습니다.

• 문턱전압 롤오프 — 드레인-소스 전압을 같게 둔 채 채널 길이를 줄여 관찰합니다. 문턱전압이 채널 길이에 어떻게 의존하는가를 말합니다.
• DIBL — 채널 길이를 고정한 채 V_DS 를 올려 관찰합니다. 문턱전압이 드레인 전압에 어떻게 의존하는가를 말합니다.

문서는 둘이 전기적 완결성의 상실이라는 같은 뿌리에서 나오며, 바뀌는 변수가 다를 뿐이라고 적습니다. 앞 시리즈에서 본 단채널 효과와 이 편의 DIBL 이 따로 있는 두 주제가 아니었던 셈입니다.

더 밀면 펀치스루

드레인의 공핍 영역이 게이트 아래로 뻗어 들어온다고 했습니다. 그러면 자연스러운 물음이 생깁니다 — 계속 뻗으면 어떻게 됩니까.

소스 쪽에도 공핍 영역이 있습니다. 양쪽이 서로를 향해 자라다가 맞닿는 지점이 있습니다. 그 상태에 붙은 이름이 펀치스루(punch-through) 입니다.

Google Patents 에 공개된 특허 US8476684B2 는 이 상태를 이렇게 정의합니다. 드레인 둘레의 공핍 영역 폭(소스 쪽으로 뻗은 것)과 소스 둘레의 공핍 영역 폭(드레인 쪽으로 뻗은 것)의 합이 소스-드레인 간격과 같아져, 소스에서 드레인까지 연속된 공핍 영역이 이어질 때 펀치스루가 일어납니다.

다른 공개 특허 US5973363A 는 그때 전기장이 어디에 있는지를 적습니다. 가로 방향 전기장의 등고선이 게이트 채널 영역에서 끝나지 않고 소스와 드레인 사이로 뻗습니다. 그리고 이 일은 게이트에 걸린 전압이 행사하는 전기장 제어에서 더 멀리 떨어진 벌크 영역에서 주로 일어납니다.

DIBL 과 펀치스루는 서로 다른 사건이 아닙니다. 정도의 차이입니다. 드레인의 영향이 소스 쪽 장벽까지 닿아 장벽을 조금 낮추면 문턱전압이 내려간 것으로 보이고, 그 영향이 끝까지 자라 두 공핍 영역이 이어지면 게이트가 다룰 것이 남지 않습니다. 앞서 본 DIBL 문서의 마지막 단계 — 극단적으로 짧은 길이에서 게이트가 소자를 끄는 데 아예 실패한다는 서술이 같은 곳을 가리킵니다.

구조로 이 거리를 벌려 놓은 예도 문헌에 남아 있습니다. 위키백과 「MOSFET」 문서는 핀펫(FinFET) 을 단채널의 영향을 완화하고 DIBL 을 줄이기 위해 도입된 여러 기하 구조 가운데 하나로 소개합니다. 평면 위에서 잃은 제어력을 채널을 세워 게이트로 둘러싸는 방식으로 되찾은 것입니다.

정리

• 소스와 채널 사이에는 캐리어가 넘어야 할 전위 장벽이 있고, 그 높이를 게이트가 정합니다. 문턱전압은 장벽이 충분히 낮아지는 게이트 전압입니다.
• 드레인 전압을 올리면 드레인의 공핍 영역이 게이트 아래로 뻗어 공핍 전하의 부담을 나누어 집니다. 게이트의 부담이 줄어든 만큼 더 적은 게이트 전압으로 문턱 조건에 닿습니다 — 문턱전압이 내려간 것입니다.
• 곡선에서는 낮은 V_DS 곡선과 높은 V_DS 곡선이 나란히 어긋난 모습으로 보입니다. 더 짧아지면 기울기까지 눕고, 극단에서는 게이트가 끄는 데 실패합니다.
• 숫자로는 두 문턱전압의 차를 두 드레인 전압의 차로 나누어 mV/V 로 적습니다. 부호를 뒤집는 이유는 높은 드레인 쪽 값이 언제나 더 작기 때문입니다.
• 채널이 짧을수록 커지고, 드레인 바이어스가 0 일 때조차 내장 공핍층만으로 나타납니다. 끝까지 자라 두 공핍 영역이 이어지면 펀치스루이며, 둘은 정도의 차이입니다.

이 편은 드레인이 문턱을 끌어내리는 경로를 보았습니다. 다음 편은 같은 드레인 자리에서, 게이트가 오히려 꺼진 쪽의 누설을 만들어 내는 경로 — GIDL 로 넘어갑니다.

참고 자료

• Drain-induced barrier lowering — Wikipedia : DIBL 의 정의와 단채널 효과 분류, 긴 채널에서 병목이 드레인으로부터 전기적으로 가려진다는 서술, 전하 중성(Yau 전하 분담) 설명, 문턱 아래 영역에서 평행 이동 · 기울기 감소 · 차단 실패로 이어지는 단계, 능동 영역 출력 저항 감소, 추출식 DIBL = −(V_th^DD − V_th^low)/(V_DD − V_D^low) 과 단위 mV/V, 낮은 드레인 전압의 예 0.05 V·0.1 V, 주파수 관계식 Δf/f = −2·DIBL/(V_DD − V_th), 채널 길이가 줄면 드레인 바이어스 0 에서도 장벽 낮춤이 커진다는 서술
• Short-channel effect — Wikipedia : 단채널 효과가 채널 길이와 소스·드레인 접합 공핍층 두께가 비슷해질 때 나타난다는 정의, 소스-채널 장벽을 V_GS 가 제어한다는 서술과 차단·장벽 낮춤·문턱 조건의 순서, 세로(게이트) 대 가로(소스·드레인) 전기적 완결성, 문턱전압 롤오프와 DIBL 이 같은 뿌리이며 바뀌는 변수만 다르다는 구분
• Threshold voltage — Wikipedia : 문턱전압을 소스-드레인 전도 경로를 만드는 최소 게이트-소스 전압으로 정의, 데이터시트가 정해 둔 전류 값(예 250 μA·1 mA)에서 문턱전압을 규정한다는 서술
• MOSFET — Wikipedia : 단채널 효과로 채널 형성에 드레인과 소스가 관여하고 V_DS 증가 시 채널 형성에 필요한 게이트 전압이 낮아진다는 설명, 핀펫이 단채널 영향 완화와 DIBL 감소를 위해 도입된 기하 구조 가운데 하나라는 서술
• Channel length modulation — Wikipedia : 약반전 영역에서 드레인의 영향이 채널 길이 변조와 유사하게 작용해 차단 특성을 나빠지게 하는 것이 DIBL 이라는 서술
• US8476684B2 — Field effect transistors having improved breakdown voltages and methods of forming the same (Google Patents) : 소스·드레인 공핍 영역 폭의 합이 소스-드레인 간격과 같아져 연속된 공핍 영역이 이어질 때 펀치스루가 일어난다는 정의
• US5973363A — CMOS circuitry with shortened P-channel length on ultrathin silicon on insulator (Google Patents) : 펀치스루 시 가로 전기장 등고선이 게이트 채널 영역에서 끝나지 않고 소스와 드레인 사이로 뻗으며, 게이트 전압의 전기장 제어에서 먼 벌크 영역에서 주로 일어난다는 서술
• ※ 위 목록 가운데 Wikipedia 문서에서 인용한 부분은 CC BY-SA 4.0 라이선스를 따릅니다.