登录注册

博客 · TFT 特性参数

TFT 特性参数 #07 — C-V 测量：用电容读出界面

2026年11月1日·浏览 2·评论 0

系列读懂 TFT 特性参数·7 / 8篇

到这里为止的六篇，讲的都是测量电流。无论是扫漏极电压画出的输出曲线，还是扫栅极电压画出的转移曲线，纵轴上放的始终是漏极电流。

可是要有电流流动，沟道必须已经形成。这么说来，电流曲线讲的是沟道形成之后的故事。在提高栅极电压的过程中，绝缘膜正下方有什么被推开、有什么聚拢起来，因为那是几乎没有电流的区间，所以很难捕捉到。

本篇要更换所测的量。那就是电容。沟道形成的过程本身，得用电容来看才看得见。

正文中的条件数值是为了展示计算过程的示例，并非某家公司的规格。所引用的数值均在公开文献中核对过，出处列于文末。

测的是什么

英文维基百科 《Capacitance–voltage profiling》条目这样定义这项测量 — 一边改变所加电压一边测电容，并把它画成电压的函数。《Capacitance–voltage profiling》条目写道，这项测量既可以只用直流进行，也可以把直流与小信号幅度的交流一起使用。

两种信号的作用不同。直流栅极电压决定把半导体表面置于哪种状态，而叠加其上的小交流只让电压抖动到不至于扰乱该状态的程度，从而读出该状态下的电容。

能够测量的理由在于结构。《MOSFET》条目针对金属·氧化膜·半导体结构记述道，由于二氧化硅是电介质，该结构与平板电容器相同，只是其中一个电极换成了半导体。栅极之下本来就是一个电容器。

三个区间 — 电容为什么会是那个值

需要准备的只有两个式子。《Capacitor》条目的平行板电容

C = ε A / d

以及《Capacitor》条目的串联合成。

Ceq = ( 1/C1 + 1/C2 + … )−1

《Capacitor》条目写道，串联起来相当于把极板之间的间距相加，整体会成为比其中任何一个都小的电容器。这一句话几乎把 C-V 曲线的形状全说明了。

以下计算全都是假定。绝缘膜取厚度 100 nm 的二氧化硅，半导体取硅，栅极取边长 100 μm 的正方形。相对介电常数取自 《Relative permittivity》条目的表格 — 二氧化硅 3.9、硅 11.68，真空介电常数取 《Vacuum permittivity》条目的约 8.854 × 10−12 F/m。

积累 — 只剩下绝缘膜一个

加上把多数载流子吸向界面那种符号的电压，多数载流子就会密密麻麻地聚集在界面正下方。这就是积累（accumulation）。

讨论 MOS 电容器 C-V 测量的论文 arXiv:2305.14316 这样描述这一区间 — 在电容比 C/Cox 为 1 的电压段，多数载流子被吸引到硅·氧化膜界面，形成表面电位为 0 的积累层。载流子密集的层是导电的，因此会充当电极。两个电极之间剩下的绝缘体只有绝缘膜一个。

那么电容就是平行板式子本身。

Cox = 3.9 × 8.854 × 10−12 × 10−8 ÷ 10−7 ≈ 3.45 × 10−12 F

约为 3.45 pF。除以面积就是约 34.5 nF/cm2，C-V 曲线上最高的那段平坦部分就是这个值。

耗尽 — 两个电容串联在一起

把电压移向相反方向，多数载流子就会被推开。剩下的只有不能移动的离子，所以那一层同样不导电。这就是耗尽层。

arXiv:2305.14316 记述道，这一区间的测得电容是 Cox 与耗尽层电容的串联，而充当电介质的耗尽层其有效厚度会增加，因此测得电容会随栅极电压持续减小。

我们代入数字看看。如果耗尽层长到了 100 nm，

  • 耗尽层电容 Cd ≈ 103.4 nF/cm2 — 硅的介电常数是三倍，所以厚度相同却是三倍。
  • 串联合成 → 25.9 nF/cm2。降到了积累值的 75 %。

如果耗尽层长到 300 nm，Cd 就与 Cox 几乎相等，串联合成正好成为一半。材料在这里所起的作用便显露出来。因为硅的介电常数是绝缘膜的三倍，耗尽层要达到绝缘膜三倍的厚度，才勉强把电容降到一半。

这个比值在前面出现过一次。《MOSFET》条目把阈值以下区间的斜率系数写作 n = 1 + Cdep/Cox。决定电流曲线斜率的量，与决定电容曲线下探多深的量，是同一个比值。只是所测的量不同，看的其实是同一件事。

反型 — 出现相反符号的层

再提高电压，界面附近的能带弯曲得足够大，这次轮到少数载流子聚集到表面形成薄层。《MOSFET》条目把这一层称为反型层（inversion layer），并记述它就是沟道。《Capacitance–voltage profiling》条目写道，在这一区间电容会重新上升。

arXiv:2305.14316 也点明了两者之间的谷底 — 当可用的少数载流子大部分被吸到界面形成反型层时，耗尽深度达到最大，测得电容成为最小值 Cmin。

C-V 测量的构成与三个区间的等效电路 — 用直流决定状态、用小交流读出电容，耗尽区间中绝缘膜电容与耗尽层电容串联在一起

频率 — 少数载流子跟不跟得上

然而反型区间的电容是否真的会上升，取决于所叠加交流信号的快慢。

用扫描探针测量半导体岛电容的论文 arXiv:2008.01562 明确写下了这一性质 — 金属·绝缘体·半导体结构的电容在反型区间表现出频率依赖性，而在积累区间则不然。理由也一并写明。脉冲频率越高响应越小，是因为构成反型层的少数载流子其寿命与生成时间是有限的，在该样品中这个时间是几十微秒的量级。

于是分成了两条路。

  • 慢信号 — 反型层的电荷会跟着信号进出。arXiv:2305.14316 把这种情形记述为反型层电荷能够足够快地随栅极电压变化供给与移除，于是耗尽深度减小，反型区间的电容向 Cox 一侧上升。由于反型层充当了电极，于是又只剩下绝缘膜一个。
  • 快信号 — 少数载流子无法以那样的速度生成。反型层就保持直流电压所造就的样子不动，响应交流信号的只有耗尽层的边缘。因此串联组合原样保持，电容停留在最小值。

积累区间没有这种分岔，也是同一件事的反面。填满积累层的是原本就在里面的多数载流子，不需要重新生成。

扫描速度 — 深耗尽

如果交流信号的快慢是个问题，那么直流电压的扫描速度同样成为问题。因为填充反型层的少数载流子需要时间生成，这一点在这边也完全一样。

讨论 n 型硅 MOS 电容器的会议摘要 doi:10.1149/ma2026-01311475mtgabs 这样写道 — 在 n 型硅中，作为少数载流子的空穴其生成速度非常慢，因此在快速或高频的偏置之下难以维持反型，器件或者停留在耗尽，或者进入由少数载流子生成设限的深耗尽（deep depletion）区域。doi:10.1149/ma2026-01311475mtgabs 摘要记录道，在 1 MHz 下空穴生成过慢而出现了强烈的深耗尽，高频响应径直进入了深耗尽。

至于电容为什么会降到最小值以下，用前面两个式子就能解开。若反型层无法形成，能够承担栅极所召来电荷的地方就只剩耗尽层。于是耗尽层会越过平衡状态的最大厚度继续变厚。doi:10.1149/ma2026-01311475mtgabs 摘要把耗尽宽度写作 W = √( 2 εSi ψs / q ND )，显示表面电位越大它就越宽。在 C = ε A / d 中 d 变大，C 便变小。

这种状态并非平衡，而是过渡中的状态，因此也有人特意造出它来测量。1969 年发表于国际电子器件会议的 MOS Deep depletion C-V measurements using linear ramp voltages 正如其标题，讨论的就是用线性斜坡电压测量深耗尽 C-V 的方法。

同一个 MOS 电容器上分岔的三条曲线 — 低频在反型处回到绝缘膜电容，高频停留在最小值，快速扫描则下探到深耗尽

NMOS 与 PMOS 左右相反

《MOSFET》条目针对体 MOSFET 的 C-V 曲线写道，最左端是积累，中间的谷是耗尽，右边是反型。这说的是使用 p 型体的 n 沟道器件。正的栅极电压把空穴推开形成耗尽层，再提高则电子聚集成为反型层，因此积累落在相反的负电压一侧。

那么 n 型体又如何呢。《MOSFET》条目记述道，负的栅极电压会在 n 型区域表面造出 p 沟道，这与 n 沟道的情形相同，只是电荷与电压的符号相反。arXiv:2305.14316 也写道，在其 n 型样品中反型层是在负的栅极电压下形成的。

所以两种器件的 C-V 曲线是只把横轴符号翻转过来的同一幅图。变的只是积累落在哪一侧，而高的一侧是绝缘膜电容、谷是耗尽、越过它是反型，这种读法完全相同。

从曲线中读出的值

《Capacitance–voltage profiling》条目列举了这项测量所能得到的东西 — 氧化膜厚度、氧化膜电荷、可动离子污染、界面陷阱密度，以及平均掺杂浓度与掺杂分布、载流子寿命。我们来看前三者是怎么得出的。

绝缘膜厚度

arXiv:2305.14316 写道，它是这样提取氧化膜厚度的。

tox = εox A / Cox

这就是把 C = ε A / d 对 d 解出来。只要有积累区间的高度和栅极面积，厚度就出来了。按前面的假定回推，在面积为 10−4 cm2 的器件上读得积累电容为 3.45 pF 时，厚度就回到 100 nm。

平带电压

平带电压（flat-band voltage）是半导体的能带不发生弯曲、处于平坦状态时的电压。arXiv:2305.14316 把它定义为表面电位为 0 的电压，并写道耗尽区间位于阈值电压与这个平带电压之间。

在曲线上寻找它的方法是平带电容法。该值这样计算。

Cfb = Cox ( εS A / λ ) ÷ ( Cox + εS A / λ )

λ 是非本征德拜长度。这与前面看到的串联合成是同一种形式。先算好绝缘膜电容与半导体一侧电容串联起来的值，再在曲线上读出达到那个高度的电压，那就是平带电压。

那个电压落在哪里，会给出下一个值。arXiv:2305.14316 把有效氧化膜电荷密度写作

Nox = Cox ( WMS − Vfb ) ÷ ( e A )

WMS 是金属与半导体的功函数差，e 是基本电荷量。也就是说，平带电压相对于仅凭功函数差就能解释的位置被推开了多少，那就是界面上的电荷量。

界面的电荷与可动离子

那些电荷并非只有一种。arXiv:2305.14316 把 Nox 分解为固定氧化膜电荷·被界面俘获的电荷·可动离子电荷之和，并记述道，可动离子会随电场在绝缘膜两侧界面之间往返，因此会以 C-V 曲线的迟滞（hysteresis）显露出来。如果上行画出的曲线与下行画出的曲线不重合，那个地方就是可疑之处。

界面陷阱则通过频率显露。把氧化钪用作绝缘膜的 MOS 电容器在 50 kHz 到 1 MHz 六个频率下测量的论文 doi:10.16984/saufenbilder.327593 写道，频率越低，界面上被俘获的电荷就越能跟上交流信号并为测得电容添上一份。低频曲线与高频曲线之差本身，就是陷阱的痕迹。

实际的电容器并不理想

到此为止的讨论，都建立在测量仪返回纯粹电容这一前提之上。实际上并非如此。

《Capacitor》条目这样画出实际电容器的等效电路 — 在理想电容上串联着引线的等效串联电感和小的串联电阻，并并联着表示不完美电介质的小的电导。《Capacitor》条目写道，这个并联电导会造成横穿电介质的小的泄漏电流，使电容器慢慢放电。

测量仪无法把这三者分开来看。它只是测量阻抗，套进假定的电路模型，再返回一个换算成单一电容的值。

前面提到的 doi:10.16984/saufenbilder.327593 就实际观测到了这种偏差。doi:10.16984/saufenbilder.327593 论文写道，由于串联电阻，C-V 曲线积累区间的电容比预期低，并记述说，正因如此才在做了串联电阻修正之后，才去讨论界面陷阱的影响。

为什么这是个问题，上一节的式子已经说了。厚度由 tox = εox A / Cox 得出，而 Cox 在分母上。把积累电容读低，就会把绝缘膜算得比实际更厚。从曲线上得出的数字，装进去的就不只是器件的性质，还混进了测量电路的性质。

理想电容器与实际电容器的等效电路，以及在 C-V 曲线上读出绝缘膜厚度·平带电压·界面电荷的位置

小结

  • C-V 测量是用直流决定表面状态、用小交流读出该状态的电容。电流曲线看不到的沟道形成的过程就装在这里。
  • 三个区间的数值只用串联合成一条就能说明。积累时只剩绝缘膜因而最大，耗尽时耗尽层串联进来因而变小，反型时若反型层充当电极就又变大。
  • 反型处曲线之所以分岔，是因为少数载流子的生成需要时间。慢信号跟得上，快信号跟不上。积累处没有这种分岔。
  • 直流扫得太快，反型层就无法形成，耗尽层会越过平衡值继续生长。这就是电容降到最小值以下的深耗尽。
  • 从曲线中得出的值 — 绝缘膜厚度·平带电压·界面电荷 — 全都是假定等效电路后解出的结果。哪怕只有一个串联电阻，积累电容也会被读低，厚度也会算得偏厚。

用电流看导通之后，用电容看导通之前。下一篇将转向这个界面的状态并非固定性质这件事 — 也就是把器件开着放一段时间之后再测，曲线却不在原处的问题。

参考资料

0 条评论

还没有评论。来发表第一条吧。

仅会员可发表评论。 登录