前の編で、曲線が狂う六つの姿を見ました。そのうちの一つが曲線が丸ごと左右にずれることでした。この編は、そのずれを作る原因の一つを最後まで追いかけます。
出発点は少し不思議な事実です。しきい値電圧はゲートが決める値です。チャネルを開くにはゲートにいくら掛ければよいのか——その値がしきい値電圧です。ところがゲートはそのままにして、ドレイン電圧だけを上げると、しきい値電圧が下がります。
ドレインは電流が抜けていく側です。扉を開け閉めするのはゲートの仕事です。ところがドレインがゲートの仕事に割り込んできます。どうしてそんなことが起きるのかが、この編の問いです。
本文の条件値は計算の過程を示すための例であり、特定の会社の仕様ではありません。引用した数値はすべて公開文献で確認した値で、出典は文末に残します。
まず名前をほどいてみます
この現象には名前が付いています。DIBL（Drain-Induced Barrier Lowering、ドレインによる障壁低下） です。四つの語がそのまま文になっています——ドレインが引き起こした、障壁の、低下。
ウィキペディアの 「Drain-induced barrier lowering」 の項目は、これを短チャネル効果の一つに分類し、もともとドレイン電圧が高いときにトランジスタのしきい値電圧が下がることを指す語だと記しています。
DIBL の項目は、長チャネル素子でなぜこのことが起きないのかも併せて記しています。チャネルが長ければ、チャネル形成のボトルネックがドレイン接点から十分に離れており、基板とゲートがその場所をドレインから電気的に遮ってくれます。ですから、しきい値電圧はドレイン電圧とは無関係な値でした。チャネルが短くなると、その遮りが崩れます。ドレインがチャネルに触れるほど近づき、高いドレイン電圧がボトルネックを開いて、トランジスタを予定より早くオンにします。
名前に入っている「障壁」が何なのかから見ていきます。この語が分かれば、あとは付いてきます。
障壁 — キャリアが越えねばならない丘
ソースとドレインのあいだをキャリアがひとりでに行き来するわけではありません。そのあいだには越えるべき丘があります。電気の言葉で言えば、ソースとチャネルのあいだの電位障壁です。
ウィキペディアの 「Short-channel effect」 の項目が、この障壁を正面から扱っています。平面型の長チャネル n 型素子では、ソースとチャネルのあいだの障壁を制御するのはゲート・ソース電圧 VGS であると記しています。そして、こう続きます。
- VGS がしきい値電圧より低い遮断状態では、この障壁が電子がチャネルへ流れ込むのを強く抑えます。ただし、より小さいサブスレッショルド電流は依然として流れうります。
- VGS が十分に高くなると障壁が下がり、チャネルの伝導帯の端がソースの伝導帯の端に近づきます。
- チャネルの伝導帯の端が十分に下がり、反転電子濃度がしきい値条件を満たすと、そのときの VGS の値がすなわちしきい値電圧です。
ここで、しきい値電圧の意味が一枚深くなります。ウィキペディアの 「Threshold voltage」 の項目は、しきい値電圧をソースとドレインのあいだに伝導経路を作るのに必要な最小のゲート・ソース電圧と定義しています。障壁の言葉に移せば、同じ意味はこうなります——障壁が十分に低くなるゲート電圧。
しきい値電圧は素子の中に刻まれた定数ではありません。障壁の高さという実体があり、その実体をゲートが押し下げる度合いを電圧で書いたものがしきい値電圧です。障壁を別の方法で下げられるなら、しきい値電圧もそれに従って下がります。この一文が、この編全体の鍵です。
ドレインが障壁に手を出す
ここでゲートはそのままにして、ドレイン電圧だけを上げます。
同じウィキペディアの DIBL の項目は、その理由を電荷中性で説明しています。素子の空乏領域にある電荷とチャネルにある電荷を合わせた量は、ゲート・ソース・ドレインという三つの電極の電荷が分かち合って支えています。ドレイン電圧を上げると、ドレインと基板のあいだの pn 接合の空乏領域が大きくなり、ゲートの下まで伸びて入り込みます。その分だけドレインが空乏電荷を支える負担を多く引き受け、ゲートが負う負担は減ります。
負担が減ったのに、ゲートに載った電荷はそのままです。するとその電荷は、釣り合いを取るためにより多くのキャリアをチャネルへ引き寄せます。項目は、これが素子のしきい値電圧を下げたのと同じ効果だと記しています。
同じことを障壁の言葉に移すとこうなります——チャネルが電子にとってより魅力的な場所になります。言い換えれば、チャネルにいる電子に掛かった電位エネルギー障壁が下がります。「障壁低下」という名前は、ここから出てきました。
距離がすべてを分けます
このことはどこででも起こるわけではありません。ウィキペディアの「Short-channel effect」の項目が、その境目をはっきり記しています。短チャネル効果はチャネル長がソース・ドレイン接合の空乏層の厚さと同程度になるときに現れます。
「Short-channel effect」の項目は、この状況を二つの方向の力で説明しています。
- 縦方向 — ゲートが上からチャネルを制御します。
- 横方向 — ソースとドレインが両端からチャネルに影響を及ぼします。
チャネルが長ければ、真ん中の場所は両端から遠く、横方向の影響が届きません。ゲートが一人でその場所を受け持ちます。チャネルが短くなると、真ん中の場所はもはやソース・ドレインの影響から孤立しておらず、ゲートはチャネル電位を独立にも一様にも制御できません。項目はこの性質に電気的完全性という名前を付け、チャネルが短いほどこれが悪くなると記しています。
同じ話をウィキペディアの 「MOSFET」 の項目はもっと短く記しています。短チャネル効果のために、チャネル形成がすべてゲートによって行われるのではなく、ドレインとソースもチャネル形成に関与するというのです。VDS を上げれば空乏領域が大きくなり、相当な量の電荷が VDS によって空乏化されるので、チャネルを作るのに必要なゲート電圧が低くなります。
曲線の上では並んでずれた二本の線に見えます
ここで測定画面に戻ります。前シリーズの第 2 編で、伝達曲線にはドレイン電圧をどこに置いたのかが必ず併記されると述べました。その理由がこれです。
ウィキペディアの DIBL の項目は、チャネル長が縮んでいくときサブスレッショルド領域で DIBL がどう現れるのかを段階で記しています。
- はじめはドレイン電圧の変化に応じて、サブスレッショルド電流対ゲート電圧の曲線が丸ごと平行移動する形で現れます。この段階は、ドレイン電圧に伴う単純なしきい値電圧の変化としてモデル化できます。
- さらに短くなると、曲線の傾きそのものが小さくなります。同じ電流変化を得るのに、より大きなゲート電圧の変化が必要になります。
- 極端に短くなると、ゲートが素子をオフにするのにまったく失敗します。この段階はしきい値電圧の調整だけでは説明されません。
一つ目の項目が前の編の「左右へのずれ」であり、二つ目の項目が「傾きが寝る」です。前の編で別々に数えた二つの姿が、同じ根から出てくることがあるという意味です。
ですから、低いドレイン電圧で測った伝達曲線と高いドレイン電圧で測った伝達曲線を一枚に重ねて描くと、二本の線は並んでずれたまま置かれます。高いほうが左にあります。より少ないゲート電圧でも同じ電流が出たという意味であり、しきい値電圧がその分だけ下がったという意味です。
同じドレイン電圧の影響は、オンになった側にも現れます。DIBL の項目は、能動領域の電流対ドレイン電圧の曲線にも影響してドレイン電圧が上がるほど電流が増え、出力抵抗が低くなると記しています。そして、これがチャネル長変調が出力抵抗に与える通常の効果に加わる分であることを明らかにしています。前シリーズで出力曲線の右側が完全には平らでなかった理由は、一つではなかったわけです。
数字で書く方法
「曲線がずれた」という言葉では、二つの素子を比べられません。そこで、ずれた度合いを一つの数字で書きます。
方法は単純です。二つのドレイン電圧でそれぞれしきい値電圧を測り、その差をドレイン電圧の差で割ります。ウィキペディアの DIBL の項目が載せている式はこれです。
DIBL = − ( VthDD − Vthlow ) / ( VDD − VDlow )
各記号の意味も DIBL の項目が記しています。
- VthDD — 高いドレイン電圧（供給電圧）で測ったしきい値電圧
- Vthlow — ごく低いドレイン電圧で測ったしきい値電圧。項目はその低い値の例として 0.05 V または 0.1 V を挙げています
- 先頭のマイナス — 結果を正の数にするためのものです。高いドレイン側のしきい値電圧がつねに低いドレイン側より小さいからです
単位は mV/V です。「ドレイン電圧を 1 V 上げるとしきい値電圧が何 mV 下がるか」を読む値です。
この記事では、低いほうのドレイン電圧を 0.1 V、高いほうを 5.1 V とし、そのとき読んだしきい値電圧をそれぞれ 1.50 V と 1.35 V と仮定して計算します。四つの値はいずれも、式がどう使われるのかを示すための例です。
DIBL = − ( 1.35 − 1.50 ) / ( 5.1 − 0.1 ) = 0.15 / 5.0 = 0.03 V/V = 30 mV/V
この式には隠れた前提が一つあります。しきい値電圧をどこで読んだのかです。前シリーズで見たとおり、伝達曲線には尖った折れ点がないので、しきい値電圧は定義を立てて決める値です。ウィキペディアの「Threshold voltage」の項目は、データシートがあらかじめ定めた測定可能な電流値でしきい値電圧を規定すると記し、その例として 250 μA と 1 mA を挙げています。二つの曲線から同じ基準で読んだ値であるときにだけ、その差がドレイン電圧の分になります。
DIBL の項目は、この数字が回路の動作速度につながる関係式も併せて載せています。
Δf / f = − 2 · DIBL / ( VDD − Vth )
上で仮定した値を入れてみると、VDD は 5.1 V、Vth は 1.35 V ですから、−2 × 0.03 ÷ 3.75 = 約 −0.016、すなわち 1.6 % ほどの分になります。曲線がずれるという出来事が曲線の中で終わらないことを示す式です。
チャネル長が決めること
DIBL は素子ごとに値が違います。何がその大きさを決めるのかは、先の説明にすでに入っています——距離です。
ウィキペディアの DIBL の項目は、チャネル長が縮むほど障壁低下が大きくなると記しています。そして興味深いことに、ドレインバイアスをまったく掛けていないときでさえそうだと付け加えています。ソースとドレインは基板とそれぞれ pn 接合をなしており、その接合には逆方向電圧を掛けなくても内蔵空乏層が付いてくるからです。チャネルが短ければ、この内蔵空乏層だけでも電荷の釣り合いに意味のある形で割り込んできます。
ここで、名前の違う双子の現象が出てきます。ウィキペディアの「Short-channel effect」の項目は、二つをこう分けています。
- しきい値電圧ロールオフ — ドレイン・ソース電圧を同じにしたままチャネル長を縮めて観察します。しきい値電圧がチャネル長にどう依存するかを語ります。
- DIBL — チャネル長を固定したままVDS を上げて観察します。しきい値電圧がドレイン電圧にどう依存するかを語ります。
項目は、二つが電気的完全性の喪失という同じ根から出ており、変わる変数が違うだけだと記しています。前シリーズで見た短チャネル効果と、この編の DIBL は、別々にある二つの主題ではなかったわけです。
もっと押せばパンチスルー
ドレインの空乏領域がゲートの下まで伸びて入り込む、と述べました。すると自然な問いが生まれます——このまま伸び続けるとどうなるのか。
ソース側にも空乏領域があります。両側が互いに向かって育ち、触れ合う地点があります。その状態に付いた名前がパンチスルー（punch-through） です。
Google Patents に公開された特許 US8476684B2 は、この状態をこう定義しています。ドレイン周りの空乏領域の幅（ソース側へ伸びたもの）とソース周りの空乏領域の幅（ドレイン側へ伸びたもの）の和がソース・ドレイン間隔と等しくなり、ソースからドレインまで連続した空乏領域がつながるときにパンチスルーが起こります。
別の公開特許 US5973363A は、そのとき電界がどこにあるのかを記しています。横方向の電界の等高線がゲートチャネル領域で終わらず、ソースとドレインのあいだへ伸びます。そしてこのことは、ゲートに掛かった電圧が行使する電界制御からより遠く離れたバルク領域で主に起こります。
DIBL とパンチスルーは互いに別の出来事ではありません。程度の違いです。ドレインの影響がソース側の障壁まで届いて障壁を少し下げれば、しきい値電圧が下がったように見え、その影響が最後まで育って二つの空乏領域がつながれば、ゲートに扱えるものは残りません。先に見た DIBL の項目の最後の段階——極端に短い長さではゲートが素子をオフにするのにまったく失敗するという記述が、同じ場所を指しています。
構造でこの距離を広げておいた例も文献に残っています。ウィキペディアの「MOSFET」の項目は、フィンフェット（FinFET） を、短チャネルの影響を和らげ DIBL を減らすために導入されたいくつもの幾何構造の一つとして紹介しています。平面の上で失った制御力を、チャネルを立ててゲートで囲む仕方で取り戻したわけです。
まとめ
- ソースとチャネルのあいだにはキャリアが越えるべき電位障壁があり、その高さをゲートが決めます。しきい値電圧とは、障壁が十分に低くなるゲート電圧です。
- ドレイン電圧を上げると、ドレインの空乏領域がゲートの下まで伸びて空乏電荷の負担を分かち合います。ゲートの負担が減った分だけより少ないゲート電圧でしきい値条件に届きます — しきい値電圧が下がったということです。
- 曲線の上では低い VDS の曲線と高い VDS の曲線が並んでずれた姿に見えます。さらに短くなれば傾きまで寝て、極端ではゲートがオフにするのに失敗します。
- 数字としては二つのしきい値電圧の差を二つのドレイン電圧の差で割って mV/V で書きます。符号をひっくり返すのは、高いドレイン側の値がつねに小さいからです。
- チャネルが短いほど大きくなり、ドレインバイアスが 0 のときでさえ内蔵空乏層だけで現れます。最後まで育って二つの空乏領域がつながればパンチスルーであり、二つは程度の違いです。
この編はドレインがしきい値を引き下げる経路を見ました。次の編は同じドレインの場所で、ゲートがかえってオフ側の漏れを作り出す経路 — GIDL に移ります。
参考資料
- Drain-induced barrier lowering — Wikipedia ： DIBL の定義と短チャネル効果への分類、長チャネルでボトルネックがドレインから電気的に遮られるという記述、電荷中性（Yau の電荷分担）の説明、サブスレッショルド領域で平行移動・傾きの減少・遮断の失敗へと進む段階、能動領域の出力抵抗の低下、抽出式 DIBL = −(VthDD − Vthlow)/(VDD − VDlow) と単位 mV/V、低いドレイン電圧の例 0.05 V・0.1 V、周波数の関係式 Δf/f = −2·DIBL/(VDD − Vth)、チャネル長が縮めばドレインバイアス 0 でも障壁低下が大きくなるという記述
- Short-channel effect — Wikipedia ： 短チャネル効果がチャネル長とソース・ドレイン接合の空乏層の厚さが同程度になるとき現れるという定義、ソース・チャネル間の障壁を VGS が制御するという記述と遮断・障壁低下・しきい値条件の順序、縦（ゲート）対横（ソース・ドレイン）の電気的完全性、しきい値電圧ロールオフと DIBL が同じ根であり変わる変数だけが違うという区分
- Threshold voltage — Wikipedia ： しきい値電圧をソース・ドレイン間の伝導経路を作る最小のゲート・ソース電圧と定義したこと、データシートが定めた電流値（例 250 μA・1 mA）でしきい値電圧を規定するという記述
- MOSFET — Wikipedia ： 短チャネル効果によりチャネル形成にドレインとソースが関与し、VDS の増加時にチャネル形成に必要なゲート電圧が低くなるという説明、フィンフェットが短チャネルの影響の緩和と DIBL の低減のために導入された幾何構造の一つであるという記述
- Channel length modulation — Wikipedia ： 弱反転領域でドレインの影響がチャネル長変調と似たようにはたらき遮断特性を悪くするものが DIBL であるという記述
- US8476684B2 — Field effect transistors having improved breakdown voltages and methods of forming the same (Google Patents) ： ソース・ドレインの空乏領域の幅の和がソース・ドレイン間隔と等しくなり連続した空乏領域がつながるときパンチスルーが起こるという定義
- US5973363A — CMOS circuitry with shortened P-channel length on ultrathin silicon on insulator (Google Patents) ： パンチスルー時に横方向の電界の等高線がゲートチャネル領域で終わらずソースとドレインのあいだへ伸び、ゲート電圧の電界制御から遠いバルク領域で主に起こるという記述
- ※ 上の一覧のうち Wikipedia の項目から引用した部分は CC BY-SA 4.0 ライセンスに従います。