앞 편에서 트랜지스터를 수도꼭지에 비유했습니다. 그런데 이 수도꼭지의 손잡이는 물에 닿지 않습니다. 게이트와 채널 사이에는 전기가 통하지 않는 절연막이 끼어 있고, 게이트는 그 너머로 전기장만 미칩니다.
닿지도 않는데 어떻게 길을 열까요. 이 편은 그 원리를 다룹니다. 그리고 게이트·채널·전극을 쌓는 순서에 따라 갈리는 네 가지 소자 구조를 봅니다.
본문의 계산에 등장하는 조건 값(두께·전압·유전율 등)은 계산이 어떻게 이루어지는지 보이기 위한 예시이며, 소자 구조 또한 공개 문헌이 기술하는 일반적인 형태입니다.
게이트는 축전기의 한쪽 판이다
게이트·절연막·반도체가 위아래로 쌓인 구조를 옆에서 보면, 이것은 축전기(capacitor)입니다. 금속(Metal)–산화막(Oxide)–반도체(Semiconductor)를 차례로 쌓았다고 해서 MOS 구조라고 부릅니다.
축전기의 성질은 하나로 요약됩니다 — 한쪽 판에 전하를 밀어 넣으면 반대쪽 판에 같은 크기의 반대 전하가 모입니다. 게이트에 양전압을 걸어 양전하를 채우면, 절연막 반대편 반도체 표면에 전자가 끌려와 모입니다. 그 모인 전자가 곧 채널입니다.
얼마나 모이는지는 계산됩니다. 넓이 1 cm²당 용량, 즉 단위면적 게이트 용량은
Ci = ε₀ × εr ÷ t
입니다. ε₀는 진공의 유전율 8.854 × 10⁻¹² F/m, εr은 절연막의 비유전율, t는 절연막 두께입니다. 비유전율 3.9인 절연막을 100 nm 두께로 깔았다고 두면(계산을 보이기 위한 예시값입니다)
Ci = 3.9 × 8.854 × 10⁻¹² F/m ÷ (100 × 10⁻⁹ m) = 3.45 × 10⁻⁴ F/m²
1 m²는 10⁴ cm²이므로 cm² 단위로 고치면 3.45 × 10⁻⁸ F/cm², 즉 약 34.5 nF/cm²입니다.
여기에 전압을 걸면 모이는 전하는 Q = Ci × V입니다. 게이트 전압이 문턱전압보다 10 V 높다고 두면
Q = 34.5 nF/cm² × 10 V = 345 nC/cm² = 3.45 × 10⁻⁷ C/cm²
전자 한 개의 전하량은 1.602 × 10⁻¹⁹ C이므로, 나누면 넓이 1 cm²당 모인 전자의 개수가 나옵니다.
3.45 × 10⁻⁷ ÷ 1.602 × 10⁻¹⁹ ≈ 2.2 × 10¹² 개/cm²
1 제곱센티미터에 2조 개의 전자가 절연막 바로 아래 얇은 층으로 깔린다는 뜻입니다. 이 층의 두께는 나노미터 수준이라, 트랜지스터에서 실제로 전류가 흐르는 길은 채널 재료 전체가 아니라 절연막에 맞닿은 표면 몇 나노미터뿐입니다.
왜 문턱전압이 있는가
게이트 전압을 0에서 조금씩 올린다고 해서 전류가 곧바로 비례해 늘지는 않습니다. 어느 전압을 넘어서야 비로소 전류가 제대로 흐르기 시작하고, 그 전압을 문턱전압(threshold voltage, Vth)이라 부릅니다.
이유는 처음 모인 전자들이 갇히기 때문입니다. 박막 반도체는 원자 배열이 흐트러져 있어서, 결합에 참여하지 못하고 남은 손(미결합손, dangling bond)이나 배열의 흔들림이 만든 자리가 곳곳에 있습니다. 이 자리들은 에너지적으로 움푹 팬 웅덩이라, 끌려온 전자가 먼저 여기에 빠집니다. 웅덩이가 어느 정도 찰 때까지는 전자를 아무리 불러도 전류로 이어지지 않습니다.
Powell이 1989년 IEEE Trans. Electron Devices에 실은 a-Si TFT 물리 논문은 이 관계를 정확히 갈라 설명합니다 — 밴드갭 깊숙한 곳에 있는 깊은 준위(대부분 실리콘 미결합손)가 문턱전압을 결정하고, 전도대 가장자리에 꼬리처럼 이어진 꼬리 준위가 전계효과 이동도를 결정한다는 것입니다.
웅덩이가 깊고 많으면 문턱전압이 높아지고, 가장자리 꼬리가 길면 전자가 자꾸 붙잡혀 느려집니다. 같은 결함이 두 가지 다른 성능 지표로 나타난다는 뜻이고, 이것이 이 시리즈 2부에서 재료를 비교할 때 계속 돌아올 관점입니다.
절연막을 얇게, 또는 유전율을 높게
앞의 식 Ci = ε₀εr/t 를 다시 보면 게이트의 힘을 키우는 방법이 두 가지뿐임을 알 수 있습니다. 두께 t를 줄이거나, 비유전율 εr을 키우거나입니다.
위키피디아 「Relative permittivity」 문서에 실린 값으로, 이산화규소의 비유전율은 3.9, 질화규소는 7~8(다결정, 1 MHz)입니다. 같은 두께라면 질화규소가 산화규소보다 약 1.8~2배 많은 전자를 같은 전압으로 모읍니다. 앞의 계산을 비유전율 7로 다시 하면
Ci = 7 × 8.854 × 10⁻¹² ÷ (100 × 10⁻⁹) = 6.20 × 10⁻⁴ F/m² = 62.0 nF/cm²
가 되어, 같은 10 V에서 모이는 전자는 약 3.9 × 10¹² 개/cm²로 늘어납니다.
두께를 줄이는 쪽도 원리는 같지만 대가가 따릅니다. 얇을수록 절연막이 견딜 수 있는 전압이 낮아지고, 얇은 막에 구멍이나 이물이 하나만 있어도 게이트와 채널이 직접 붙어 소자가 죽습니다. 넓은 유리 한 장에 수천만 개를 만드는 상황에서는 한 개의 성능보다 전체가 성공하는 비율이 설계를 지배합니다.
네 가지 구조 — 쌓는 순서의 문제
TFT는 층을 쌓아 만듭니다. 그러면 자연스럽게 질문이 둘 생깁니다.
- 게이트를 채널보다 먼저 깔 것인가, 나중에 덮을 것인가 — 아래 게이트(bottom-gate) vs 위 게이트(top-gate)
- 소스·드레인 전극을 채널의 어느 쪽에 붙일 것인가 — 채널 아래(bottom-contact) vs 채널 위(top-contact)
두 질문의 조합이 네 가지입니다. Kamiya·Nomura·Hosono의 2010년 리뷰는 이 조합을 소자 구조 분류의 축으로 삼고, 두 가지 이름을 함께 씁니다.
- 코플래너(coplanar) — 소스·드레인이 채널층과 같은 평면에 놓인 구조. 게이트에서 볼 때 전극과 채널이 같은 쪽에 있습니다.
- 스태거드(staggered) — 소스·드레인과 게이트가 채널을 사이에 두고 서로 반대쪽에 놓인 구조. 층이 어긋나 있다는 뜻입니다.
여기에 게이트가 위인지 아래인지를 붙이면 네 이름이 완성됩니다 — 위게이트 코플래너, 위게이트 스태거드, 아래게이트 코플래너, 아래게이트 스태거드입니다. 위키피디아 「Thin-film transistor」 문서도 "네 가지 흔한 박막 트랜지스터 구조의 단면도"를 실어 이 네 갈래를 보입니다.
구조에 따라 무엇이 달라지는지는 전류가 실제로 지나는 길을 따라가면 보입니다.
스태거드에서는 소스에서 나온 전자가 채널 두께를 가로질러 절연막 근처의 전도층까지 올라간 다음, 옆으로 흘러가고, 다시 두께를 가로질러 드레인으로 나갑니다. 전자가 위아래로 두 번 건너는 만큼 그 구간의 저항이 전체 성능에 얹힙니다.
코플래너에서는 전극과 전도층이 같은 평면에 있으므로 그 세로 이동이 없습니다. 대신 전극과 채널이 맞닿는 면적이 옆면뿐이라 접촉 면적을 넓히기 어렵습니다.
어느 쪽이 무조건 낫지는 않습니다. 재료마다, 그리고 함께 쓰는 공정마다 유리한 구조가 달라지고, 그래서 네 가지가 모두 살아남았습니다.
채널을 지키는 두 가지 방법
아래게이트 스태거드 구조에는 공정상의 문제가 하나 숨어 있습니다. 채널을 깔고 그 위에 소스·드레인 금속을 올린 다음, 두 전극 사이를 갈라내야 합니다. 그런데 금속을 깎아 내는 과정에서 바로 아래 채널 표면까지 함께 상합니다. 전류가 흐르는 길이 하필 그 표면 몇 나노미터인데 말입니다.
앞서 인용한 Kamiya 등의 2010년 리뷰는 이에 대한 두 가지 구조를 나란히 다룹니다.
- 식각 정지형(etch-stopper) — 채널 위에 보호층을 먼저 덮고 그 위에서 금속을 깎습니다. 채널이 직접 노출되지 않으므로 표면이 보존됩니다. 대신 층과 마스크가 하나 더 듭니다.
- 채널 식각형(channel-etch) — 보호층 없이 금속을 깎으면서 채널의 일부가 함께 깎여 나가는 것을 감수합니다. 공정이 간단한 대신 채널 두께와 표면 상태를 정밀하게 관리해야 합니다.
같은 리뷰가 식각 정지형 아래게이트 스태거드 구조에서 35.8 cm²V⁻¹s⁻¹의 이동도가 보고된 예를 싣는데, 이 구조가 왜 높은 값을 내는지가 위 설명으로 이해됩니다 — 전류가 지나는 표면을 공정 중에 건드리지 않았기 때문입니다.
정리하면
- 게이트는 축전기의 한쪽 판이고, 채널은 그 반대편에 모인 전자층이다.
- 모이는 전자의 수는 Ci = ε₀εr/t 와 Q = CiV 로 계산된다.
- 먼저 모인 전자는 결함 자리에 갇히고, 그 몫이 문턱전압이다.
- 구조는 게이트 위·아래 × 코플래너·스태거드의 네 갈래이고, 전류가 지나는 길의 모양이 달라진다.
- 채널 표면은 공정 중에 상하기 쉬워서 식각 정지형과 채널 식각형이 갈렸다.
다음 편에서는 이렇게 만든 소자를 어떻게 읽는지를 다룹니다. 전달특성 곡선 한 장에서 문턱전압·문턱전압 이하 기울기·이동도·온오프비를 어떻게 뽑아내는지입니다.
참고 자료
- T. Kamiya, K. Nomura, H. Hosono, "Present status of amorphous In–Ga–Zn–O thin-film transistors," Sci. Technol. Adv. Mater. 11, 044305 (2010) : 위·아래 게이트와 위·아래 접촉의 조합에 의한 구조 분류, 코플래너 구조의 정의(소스·드레인이 채널층과 같은 평면), 식각 정지형·채널 식각형 구조, 식각 정지형 구조의 이동도 35.8 cm²V⁻¹s⁻¹ 보고
- M. J. Powell, "The physics of amorphous-silicon thin-film transistors," IEEE Trans. Electron Devices 36, 2753 (1989) : 깊은 준위(실리콘 미결합손)가 문턱전압을, 전도대 꼬리 준위가 전계효과 이동도를 결정한다는 구분
- Relative permittivity — Wikipedia : 이산화규소 3.9, 질화규소 7~8(다결정, 1 MHz) — 본문 게이트 용량 계산의 비유전율 근거
- Thin-film transistor — Wikipedia : 네 가지 흔한 TFT 구조의 단면도 제시
- ※ 위 목록 가운데 Wikipedia 문서에서 인용한 부분은 CC BY-SA 4.0 라이선스를 따릅니다.