绘制画面的晶体管 #02 — 栅极如何造出沟道：场效应与四种结构

上一篇我们把晶体管比作水龙头。但这个水龙头的把手并不接触水。栅极与沟道之间夹着一层不导电的绝缘膜，栅极隔着它只以电场施加作用。

既然碰都碰不到，又是怎样打开通路的呢。本篇讲的就是这个原理。接着我们来看按栅极·沟道·电极的堆叠顺序分成的四种器件结构。

正文计算中出现的条件值（厚度·电压·介电常数等）只是为了展示计算过程的示例值，器件结构也是公开文献所描述的一般形式。

栅极是电容器的一块极板

把栅极·绝缘膜·半导体上下堆叠的结构从侧面看，它就是一个电容器（capacitor）。因为是金属（Metal）–氧化膜（Oxide）–半导体（Semiconductor）依次堆叠，所以称为MOS结构。

电容器的性质可以归结为一句话——向一块极板推入电荷，另一块极板上就会聚集等量的相反电荷。给栅极施加正电压、填入正电荷后，绝缘膜另一侧的半导体表面就会吸引并聚集电子。聚集起来的这些电子，就是沟道。

聚集多少是可以计算的。每 1 cm² 面积的电容，即单位面积栅电容为

C_i = ε₀ × ε_r ÷ t

其中 ε₀ 是真空介电常数 8.854 × 10⁻¹² F/m，ε_r 是绝缘膜的相对介电常数，t 是绝缘膜厚度。假设铺了一层相对介电常数为 3.9、厚度为 100 nm 的绝缘膜（这是为展示计算而取的示例值）

C_i = 3.9 × 8.854 × 10⁻¹² F/m ÷ (100 × 10⁻⁹ m) = 3.45 × 10⁻⁴ F/m²

1 m² 等于 10⁴ cm²，换算成 cm² 单位就是3.45 × 10⁻⁸ F/cm²，即约 34.5 nF/cm²。

在此基础上施加电压，聚集的电荷为Q = C_i × V。假设栅极电压比阈值电压高 10 V

Q = 34.5 nF/cm² × 10 V = 345 nC/cm² = 3.45 × 10⁻⁷ C/cm²

一个电子的电荷量是 1.602 × 10⁻¹⁹ C，相除就得到每 1 cm² 面积上聚集的电子个数。

3.45 × 10⁻⁷ ÷ 1.602 × 10⁻¹⁹ ≈ 2.2 × 10¹² 个/cm²

这意味着每 1 平方厘米上有2万亿个电子紧贴绝缘膜下方铺成一层薄层。这一层的厚度只有纳米量级，所以晶体管中真正流过电流的通路不是整个沟道材料，而只是与绝缘膜相接的表面几纳米。

为什么会有阈值电压

把栅极电压从 0 一点点升高，电流并不会立刻按比例增加。要越过某个电压之后电流才真正开始流动，这个电压称为阈值电压（threshold voltage，V_th）。

原因在于最先聚集的电子会被困住。薄膜半导体的原子排列是紊乱的，处处存在没能参与成键而剩下的"手"（悬挂键，dangling bond）或排列扰动形成的位置。这些位置在能量上是凹陷的坑洼，被吸引来的电子会先掉进去。在坑洼填到一定程度之前，不管怎么召集电子，都无法形成电流。

Powell 于 1989 年发表在IEEE Trans. Electron Devices上的 a-Si TFT 物理论文，把这层关系分得很清楚——位于带隙深处的深能级（大多是硅悬挂键）决定阈值电压，而像尾巴一样延伸在导带边缘的带尾能级则决定场效应迁移率。

坑洼又深又多，阈值电压就高；边缘的尾巴拖得长，电子就不断被抓住而变慢。这意味着同一种缺陷会表现为两种不同的性能指标，也是本系列第二部分比较材料时会反复回到的视角。

绝缘膜做薄，或者介电常数做高

回头再看前面的式子 C_i = ε₀ε_r/t，可以看出增强栅极作用的办法只有两种。减小厚度 t，或者增大相对介电常数 ε_r。

按维基百科「Relative permittivity」条目给出的数值，二氧化硅的相对介电常数为3.9，氮化硅为7~8（多晶，1 MHz）。厚度相同时，氮化硅在同样电压下聚集的电子比氧化硅多约 1.8~2 倍。把前面的计算改用相对介电常数 7 重算

C_i = 7 × 8.854 × 10⁻¹² ÷ (100 × 10⁻⁹) = 6.20 × 10⁻⁴ F/m² = 62.0 nF/cm²

于是同样 10 V 下聚集的电子增加到约 3.9 × 10¹² 个/cm²。

减小厚度这条路原理相同，但要付出代价。越薄，绝缘膜能承受的电压就越低，而且薄膜上哪怕只有一个针孔或一粒异物，栅极和沟道就会直接接触，器件随之报废。在一整块大玻璃上制作数千万个器件的情形下，主导设计的是整体成功的比例，而不是单个器件的性能。

四种结构——堆叠顺序的问题

TFT 是一层层堆叠出来的。于是自然产生两个问题。

• 栅极是在沟道之前先铺，还是之后再盖上——底栅（bottom-gate）vs 顶栅（top-gate）
• 源·漏电极贴在沟道的哪一侧——沟道下方（bottom-contact）vs 沟道上方（top-contact）

两个问题的组合共有四种。Kamiya·Nomura·Hosono 2010 年的综述把这种组合作为器件结构分类的轴，并同时使用两个名称。

• 共面型（coplanar）——源·漏与沟道层位于同一平面的结构。从栅极看，电极和沟道在同一侧。
• 交错型（staggered）——源·漏与栅极隔着沟道分居两侧的结构。意思是各层是错开的。

再加上栅极在上还是在下，四个名称就齐了——顶栅共面型、顶栅交错型、底栅共面型、底栅交错型。维基百科「Thin-film transistor」条目也刊有"四种常见薄膜晶体管结构的截面图"，展示了这四个分支。

结构不同带来什么差异，顺着电流实际流经的路径走一遍就能看出来。

在交错型中，从源极出来的电子要穿过沟道厚度上升到绝缘膜附近的导电层，再横向流动，然后再次穿过厚度流出到漏极。电子上下各穿越一次，这两段的电阻就叠加到整体性能上。

在共面型中，电极和导电层处于同一平面，没有这种纵向移动。但代价是电极与沟道相接的面只有侧面，接触面积难以扩大。

没有哪一种绝对更好。不同的材料、以及配套使用的不同工艺，各有各的有利结构，所以四种结构全都留存了下来。

保护沟道的两种方法

底栅交错型结构里隐藏着一个工艺上的问题。铺好沟道、在其上放上源·漏金属之后，必须把两个电极之间切开。而在刻蚀金属的过程中，正下方的沟道表面也会一同受损。偏偏电流流过的通路正是表面那几纳米。

前面引用的 Kamiya 等人 2010 年的综述把针对这一问题的两种结构并列讨论。

• 刻蚀阻挡型（etch-stopper）——先在沟道上盖一层保护层，再在其上刻蚀金属。沟道不直接暴露，表面因此得以保存。代价是多一层膜和一道掩模。
• 沟道刻蚀型（channel-etch）——不加保护层直接刻蚀金属，接受沟道的一部分被一同刻掉。工艺简单，但沟道厚度和表面状态必须精确管理。

同一篇综述刊载了刻蚀阻挡型底栅交错型结构中报告出35.8 cm²V⁻¹s⁻¹迁移率的例子，为什么这种结构能得到高数值，通过上面的说明就能理解——因为电流流经的表面在工艺中没有被触碰。

小结

• 栅极是电容器的一块极板，沟道是其对面聚集起来的电子层。
• 聚集的电子数由C_i = ε₀ε_r/t和Q = C_iV计算。
• 最先聚集的电子被困在缺陷位置，这一部分就是阈值电压。
• 结构分为顶栅·底栅 × 共面型·交错型四个分支，电流流经路径的形状各不相同。
• 沟道表面在工艺中容易受损，因此分出了刻蚀阻挡型和沟道刻蚀型。

下一篇讲的是如何读懂这样做出来的器件。也就是从一张转移特性曲线中，如何提取阈值电压·亚阈值摆幅·迁移率·开关比。

参考资料

• T. Kamiya, K. Nomura, H. Hosono, "Present status of amorphous In–Ga–Zn–O thin-film transistors," Sci. Technol. Adv. Mater. 11, 044305 (2010)：按顶·底栅与顶·底接触组合进行的结构分类，共面型结构的定义（源·漏与沟道层位于同一平面），刻蚀阻挡型·沟道刻蚀型结构，刻蚀阻挡型结构 35.8 cm²V⁻¹s⁻¹ 迁移率的报告
• M. J. Powell, "The physics of amorphous-silicon thin-film transistors," IEEE Trans. Electron Devices 36, 2753 (1989)：深能级（硅悬挂键）决定阈值电压、导带带尾能级决定场效应迁移率的区分
• Relative permittivity — Wikipedia：二氧化硅 3.9，氮化硅 7~8（多晶，1 MHz）——正文栅电容计算中相对介电常数的依据
• Thin-film transistor — Wikipedia：给出四种常见 TFT 结构的截面图
• ※ 上述列表中引自 Wikipedia 条目的部分遵循 CC BY-SA 4.0 许可。